Цифровой умножитель частоты

ОП ИСАНИЕ ИЗОБРЕТЕН ИЯ Союз Советских Социалистицеских Республик(51) М, Кл Н 03 В 19 0 заявки-с присоединен осударстоейный комет СССР оо делам изобретений н открытой23) Приоритет -53) УДК 621.374. ,4 (088.8) публикова та опубли вания описания 20.05.79 В. Смеляков, В, И. Бармин, А. И. Алисе Ю. Г. Ольховский и Л. Е. 111 ахновски 2) Авторы изобретен Харьковский институт радиоэлектроник(54) ЦИФРОВОЙ Изобретение относится к электросвязи и может быть использовано в информационно-измерительных системах различного назначения.Известен цифровой умцожитель частоты, содержащий последовательно соединенные формиров т ль входного сигнала, управляющий олок, нсрвый вентиль и первый делитель частоты, а также гкследовательно соединенные гсцсратор импульсов эталонной частоты, второй псцтиль, второй делитель частоты, элемент И, элемент ИЛИ и первый блок для перскся, выход которого подключен к другому входу второго делителя частоты, а другой вход - к выходу пер- вого регистра памяти, входом подсоединенного к первому входу второго регистра памяти, выход которого подключен к входу второго блока для щ рсцоса, а второй вход - к выходу первого цсцтнля, другим входом подсоединенного к ныхду генератора импульсов эталонной частоты и входу триггера задержки, выход которого подключен к другому входу второго вентиля, подсоединенного упрявлякццим входом к выходу управляющего блока, друпму входу элемец 5.05,79. Бюллетень18 ОЖИТЕЛЬ ЧАСТОТЫ та ИЛИ и первому входу третьего вентиля 11).Однако данный умножитсль цс обеспечивает необходимой точности умножения во всем диапазоне частот.Целью изобретения является повьцпснис верхней границы умножасмых частот прн обеспечении высокой точности умножения во всем диапазоне частот.Для этого в цифровом умножителс частоты, содержащем последовательно с осдиненные формирователь входного сигналя, управляющий блок, первый вентиль и первый делитель частоты, а также последовательно соединенные генератор импульсов эталонной частоты, второй вентиль, второй делитель частоты, элемент И, элемент ИЛИ и первый блок для переноса, выход которого подключен к другому входу второго делителя частоты, а другой вход -- к выходу первого регистра памяти, входом подсоединенного к первому входу второго регистра памяти, выход которого подключен к входу второго блока для переноса, а второй вход - к выходу вентиля, другим входом подсоедицснцого к выходу генератораВ исходном состоянии регистры 11, 12и 16 и делители 4 и 7, а также триггер 14находятся в нулевом состоянии. Все вентили 3, 6 и 15 закрыты. Коэффициент деления делителя 4 устанавливают равным К.Нажимают кнопку Пуск, находящуюсяв управляющем блоке 2. При этом подготавливается к работе формирователь .Припереходе умножаемого сигнала, имеющегочастоту 1 х, через нулевое значение, блок2 вырабатывае. сигнал Ук, что приводит1 ф к открытию вентилей 3 и 15, Импульсы счастотой 1 с начинают поступать в делитель 4,регистры 12 и 16. При поступлении первого выходного импульса с делителя 4 навход управляющего блока 2 последний вырабатывает сигнал 7 к, по которому вентиль1515 закрывается, Таким образом в регистре 16 фиксируется число К. Следующимимпульсом Ъе содержимое регистра 16 переносится в сумматор 8, За время первого периода Т, =Д импульсы с частотой 10поступают непрерывно как в делитель 4,так и в регистр 12, но с каждым выходнымимпульсом делителя 4 показания регистра 12сбрасываются в нуль. В итоге к концу первого периода в нем фиксируется число 1 л,накопленное за промежуток времени от момента последнего выходного импульса делителя 4 до конца первого периода Ти,То же самое число Л п фиксируется и в делителе 4,зо В регистр 11 выходные импульсы делителя 4, и к концу первого периода в немфиксируется числоЗ-Ь иКПо окончании периода Т, блок 2 вырабатывает сигнал Чх, который закрывает вентиль 3, открывает вентиль 6 и пере 3 носит показания регистра 1 в делитель 7,С этого момента начинается процесс деления последующих периодов на частоте 1 хна К частей (умножение частоты 1 х на К).Первый выходной импульс элемента И 8переносит показания регистра 11 в дели.тель 7 и показания регистра 12 в сумматор 18,Если (К - Л и) в сумматоре 18 больше нуля, то на его выходе импульс не появляется,После второго выходного импульса элемента И 8 операция ввода /(/ в делитель 7,Л пм в сумматор 18 повторяется. Если число К -2 Л п-.О, на выходе сумматора 18 импульсопять не появится.По мере увеличения числа выходныхимпульсов элемента И 8 может оказаться,зочто при некотором числе 1(К=5 п=2 иследовательно, 1=3) величина (К - 1 Л п) становится меньше нуля, что приводит к появлению импульса на выходе сумматора 18,который переносит из регистра 16 число К и,следовательно, в сумматоре 18 заменяетсяположительное число (2 К - Ип), а такжечерез триггер 14 на некоторое время закроется вентиль 6. Очевидно, что очереднойимпульс с частотой 10 через этот вентиль 663068импульсовэталонйой част"ть . " .дч тчггера задержки, выход которого подключен к другому входу второго вентиля, подсоединенного управляющим входом к выходу управляющего блока, другому входу элемента ИЛИ и первому входу третьего вентиля, выход третьего вентиля подключен к другому входу триггера задержки через последовательно соединенные третий регистр памяти, третий блок для переноса и сумматор, к другому входу которого подключен выход второго блока для переноса, другой вход которого подключен к выходу элемента И, при этом другой вход третьего блока для переноса подключен к выходу сумматора, а управляющий его вход под- "соединейквыходу управляющего блока, второй вход третьего вентиля подключен к входу первого делителя частоты, выходом подсоединенного к входу первого регистра памяти и к другому входу управляющего блока.На чертеже приведена структурная электрическая схема устройства.Цифровой умножитель частоты содержитпоследовательно соединенпые формирователь 1 входного сигнала, управляющий блок 2, первый вентиль 3 и первый делитель 4 частоты, а также последовательно соединенные генератор 5 импульсов эталонной частоты, второй вентиль 6, второй делитель 7 частоты, элемент И 8, элемент ИЛИ 9 и первый блок 10 для переноса, выход которого подключен к другому входу второго делителя 7 частоты, а другой вход - к выходу первого регистра 11 памяти, входом подсоединенного к первому входу второго регистра 12 памяти, выход которого подключен к входу первого блока 13 для переноса, а второй вход - к выходу первого вентиля 3, другим входом подсоединенного к выходу генератора 5 импульсов эталонной частоты и входу триггера 14 задержки, выход которого подключен к другому входу второго вентиля 6, подсоединенного управляющим входом к выходу блока 2, другому входу элемента ИЛИ 9 и первому входу третьего вентиля 15, выход третьего вентиля 15 подключен к другому входу триггера задержки 14 через последовательно соединенные третий регистр 16 памяти, третий блок 17, предназначенный для переноса, и сумматор,18, к другому входу которого подключен выход второго блока 13, другой вход которой подключен к выходу элемента И 8, при этом другой вход третьего блока 17 для переноса подключен к выходу сумматора 18, а управляющий его вход подсоединен к выходу блока 2, второй вход третьего вентиля 5 подключен к входу первого делителя 4 частоты, выходом подсоединенного к входу первого регистра 11 памяти и к другому входу блока 2,Устройство работает следующим образом,6630685не проходит, а осуществляет переброс триггера 14 в исходное состояние, который, в свою очередь, вновь открывает вентиль 6.В результате пропуска одного импульса очередной (1+1)-й импульс на выходе элемента И 8 появляется позднее на То. Тем самым осуществляется необходимая коррекция положения выходного импульса элемента И 8, Коррекция последую 1 цих выходных импульсов осуществляется аналогично.Использование новых элементов позволяет осуществлять операцию суммирования параллельным кодом и, следовательно, время ее проведения не зависит от величин Л и // и К, а определяется только быстродействием элементов, что дает возможность расширить верхнюю границу формируемых частот. Формула изобретения Цифровой умножитель частоты,. содерго жащий последовательно соединенные формирователь входного сигнала, управляющий блок, первый вентиль и первый делитель частоты, а также последовательно соединенные генератор импульсов эталонной частоты, второй вентиль, второй делитель 25 частоты, элемент И, элемент ИЛИ и пер-вый блок для переноса, выход которого подключен к другому входу второго делителя частоты, а другой вход - к выходу первого регистра памяти, входом подсоединенного к первому входу второго регист 6ра памяти, выход которого подключен к входу второго блока для переноса, а второй вход - к выходу первого вентиля, другим входом подсоединенного к выходу генератора импульсов эталонной частоты и входу триггера задержки, выход которого подключен к другому входу второго вентиля, подсоединенного управляющим входом к выходу управляющего блока, другому входу элемента ИЛИ и первому входу третьего вентиля, отличающийся тем, что, с целью повышения верхней границы умножаем ых частот при обеспечении высокой точности умножения во всем диапазоне частот, выход третьего вентиля подключен к другому входу триггера задержки через последовательно соединенные третий регистр памя. ти, третий блок для переноса и сумматор, к другому входу которого подключен выход второго блока для переноса, другой вход которого подключен к выходу элемента И, при этом другой вход третьего блока для переноса подключен к выходу сумматора, а управляющий его вход подсоединен к выходу управляющего блока, второй вход третьего вентиля подключен к входу первого делителя частоты, выходом .подсоединенного к входу первого регистра памяти и к другому входу управляющего блока,Источники информации, принятые во внимание при экспертизе1. Смеляков В. В. Цифровая измерительная аппаратура инфранизких частот, М., Энергия, 1975, с. 42.ль Т, М угован э, г,едактор А. Зиньковский аказ 2724(57 ЦНИИПИ Гос по делам 1 13035, Москва Филиал ППП Паорректор М. ВигуПодписное комитета СССР открытий скан наб д. д, ул. Проект