Частотно-фазовый дискриминатор

Союэ Советских Социалистических РеспубликОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 29635(22) Заявлено 28 06 2377 143/18 Кл К 9/О с при динением заявкиоритетблнковано 25, 10,78,Бюллетень 39а опубликования описания 23.09 Я сударственныи комитетоввтв Министров СССРео делам иэебретенийи открытий К 621. 38088. 8) Б, Ц. Яхилевич(72) Автор изобретения Заявитель ЧАСТОТНО-ФАЗОВЫЙ ДИСКРИМИНАТОР Изобретение относится к ооласти автоматического управления и может быть использовано для синхронизации врагцения электро приводов или колебаний электронных генераторов.Известен частотно-фазовый дискриминатор, содержаший два различающих и два 5 формирующих триггера, четыре логических элемента И, источник эталонной частоты, две дифференцируюших цепи и сумматор, вход первого различающего триггера соединен с входом частотно-фазового дискриго минатора, а его выход - с- логическими элементами И, включенными между выходом третьего и входом четвертого формирующих триггеров, источник эталонной последовательности импульсов соединен со входом второго различающего триггера, выход 15 которого соединен с логическими элементами И, включенными между выходом четвертого и входом третьего форм ируюших триггеров, выход третьего формирующего триггера соединен с входом второго, а выход четвертого - с входом первого различающего триггера через дифференцирующие цегги, четыре выхода формирующих триггеров соединены с сумматором, выход которого соединен с выходной клеммой ди криминатора.Цель изобретения - регулирование коэ фициента передачи при постоянном напр женин питания и периоде повторения и. с- ф- я- мпульсов.Это достигается тем, что в известный частотно-фазовый дискриминатор, содержащий два различающих и два формирующих триггера, четыре логических элемента И, источник эталонной частоты, две дифференцируюшие цепи и сумматор, источник измеряемой последовательности импульсов, введены пороговое устройство и интегратор, при этом первый и второй входы интегратора соединены соответственно с выходом сгмматора и входом дискриминатора, выход интегратора соединен с входом порогового устройства, выход которого соединен с выходной клеммой дискриминатора.При этом выходы формируюших триггеров объединены при помощи сумматора, построенного на двух логических элементах И и логическом элементе ИЛИ. Выход сумматора соединен с первым входом интегратора, а второй вход интегратора соединен с входом дискриминатора.629635 3На фиг. 1 представлена блок-схема частотно-фазового дискриминатора; на фиг. 2- временные диаграммы, поясняющие его работу.Частотно-фазовый дискриминатор содержит два различающих триггера 1 и 2, два формируюших триггера 3 и 4, источник 5 эталонной частоты, две дифференцируюгцих цепи 6 и 7, логические элементы И 8 и 9, сумматор 10, состоящий из. двух логических элементов И 11 и логического элемента ИЛИ 12, интег ратор 13, пороговое устройство 14, причем выходы различающих триггеров 1 и 2 соединены через дифференцирующие цепи 6 и 7 с выходами формирующих триггеров 3 и 4, Каждый из выходов формируюшего триггера 3 соединен с соответствующим выходом различающего триггера 1 и с соответствуюшим входом формируюшего триггера 4 через логический элемент И 8, а каждый из выходов формируюшего триггера 4 соединен с соответствующим выходом различаюшего триггера 2 и с соответствуюшим входом формирующего триггера 3 через логический элемент И 9.Работа дискриминатора осуществляется в два этапа.-1яния логической части дискриминатора от предыдушего состоит в том, что разли .юший триггер 1 находится в положении Разрешено, характеризуемое тем, что напря женин с выходов формируюшего триггера 3поступают через логические элементы 8 на входы формирующего триггера 4 и фиксируют его в синфазном (по отношению к формируюгцему триггеру 3) положении.2. Противофазная память.Формирующие триггеры 3 и 4 находятсяво взаимопротивофазных состояниях и на выходе сумматора 1 О логический О.-Интегрирование происходит с постоянной времени ,. Различающие триггеры 1 и 2 на ходятся в положении Блокировка.Противофазная фиксация.Формируюшие триггеры 3 и 4 находятсяво взаимопротивофазных состояниях, и на выходе сумматора 10 логический О. Интегрирование происходит с постоянной времени т Это состояние отличается от предыдушего тем, что напряжения с выходов формирующего триггера 4 поступают через соответствуюшие элементы 9 на входы формирующего триггера 3 и фиксируют его в 25 противофазном (по отношению к формируюшему триггеру 4) положении.. Синфазная память,Формирующие триггеры 3 и 4 находятся во взаимосинфазных положениях (открыты оба левых или оба правых транзистора этих триггеров). При этом на выходе сумматора 10 логическая 1 (высокий уровень напряжения), интегрирование происходит с постоянной времени с 1.Синфазная фиксация.Формирующие триггеры 3 и 4 находятся во взаимосинфазных положениях, а на выходе сумматора логическая 1 (высокий уровень напряжения, который подается па интегратор), интегрирование происходит с постоянной времени .с Отличие этого состоФорлула изобретенияЧастотно-фазовый дискриминатор поавт. св, Мо 379049, отличающийся тем, что, с целью регулирования коэффициента передачи при постоянном напряжении питания и периоде повторения импульсов, в него введены пороговое устройство и интеграЗ тор, при этом первый и второй входы интегратора соединены соответственно с выходом сумматора и входом дискриминатора, выход интегратора соединен с входом порогового устройства, выход которого соединен с выходной клеммой дискриминатора.629635 ии иы,ии ива Составитель хред О. Луг раж 1044 ного комите изобретен Ж 35, Ра ент, г. УжРедактор Заказ 508 сенк Загребельная Те47 Ти1 ИИПИ Государственпо делам113035, МоскваФилиал ППП Пат В. Евпаковоная Корректор А. ВлПодписноета Совета Министров ССй и открытийушская наб., д. 4/5город, ул. Проектная, 4