Многофункциональное запоминающее устройство

ОЛ ИСАНИЕ ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистицескинРеспублик(И) М. Кл.6" 11 С 15/00 1) Дополн вт льное к(22) Заявлено 0 с присоединени (23) Приоритет (43) Опубликов (45) Дата опуб 1(18-2 кием за осударстаенный номнтетСонета Мнннстроа СССРоо дедам изобретенийн открьпнй УДК 681,327.6. П. Балаш нинградский орден им. В. И. У 1) Заявит(54 АЛЬНОЕ ЗА ПОМИНАЙСТВО ОфУНКБИУСТРО области вычислить использовано ифровых запоми альные запоминасодержащие накоах, прошитых упализующие опера.ФЗУ содержит наках, прошитых адми, подключенныформирователям, достатком устройльная сложность. стадии25 работае Изобретение относится ктельной техники и может бпри построении магнитныхнающих устройств.Известны многофункционющие устройства (МФЗУ),питель на числовых линейкравляющими шинами, и рецию интегрирования 11 иПервое из известных Мкопитель на числовых линейресными и разрядными шинами к адресным и разрядными усилители считывания. Нества является его относите Наиболее близким техническим решением к изобретению является МФЗУ, которое содержит накопитель на числовых линейках, прошитых адресными и разрядными шинами, подключенными через адресные и разрядные вентили к соответствующим входам адресных и разрядных формирователей, и выходными шинами, подключенными к входам усилителей считывания, выходы которых соединены с входом входного триггера 12. Недостатком этого известного МФЗУ является большой объем оборудования. нина электротехнический институтва (Ленина) Цель изобретения - упрощение МФЗУ.Это достигается тем, что оно содержит кольцевой счетчик и регистр сдвига, входы которогосоединены с выходом кольцевого счетчика ивыходами усилителей считывания.На чертеже изображена блок-схема МФЗУ,выполненного согласно изобретению.МФЗУ содержит накопитель 1 со структурой 2 Р с одним сердечником 2 иа разряд иачисловых линейках 3 и 4, прошитых адресными10 шинами 5, разрядными шинами 6 я выходными.шинами 7, подключенными к усилителям считывания 8, выходы которых через элемент ИЛИ9 подключены к нулевому входу входного триггера 10,15 Устройство содержит также триггер 11, регистр сдвига 12, кольцевой счетчик 13, адресные формирователи 14, соединенные с адресными шинами 5 и адресными вентилями 15, разрядные формирователи 16, соединенные сразрядными шинами 6 и разрядными вентилями 17, блок управления (БУ) 18,подключенный к разрядным вентилям 17,триггер 19, вентили 20 и элемент ИЛИ 21.В режиме интегрирования различаются двеработы. В первой стадии линейка 3т как у-одноразрядный сумматор-вы 607279формула изобретения читатель для суммирования значения .ЕЛу,которое сохраняется в регистре сдвига 12 доначала этой стадии, и предыдущего значенияподынтегральной переменной у. В этом случае,сигнал а равен 1, а сигнал ф - О. Вконце этой стадии полученное значение подынтегральной функции записывается в регистрсдвига 12, выходы которого подсоединены кединичному входу входного триггера 10 черезэлемент ИЛИ.Во второй стадии сигнал а принимает значение 0.а сигнал,8 - значение 1, при этомчисловая линейка 4 работает как К-одноразрядный сумматор-вычитатель для суммирования содержимого от содержимого регистра сдвига.В режиме суммирования МФЗУ работаетследующим образом.Г 1 роцесс суммирования начинается подачейкомбинации управляющих сигналов 11 гз 415в) = 010101, одновременно возбуждается первый разрядный формирователь 16,т. е.81(Ф) =1. При этом элемент памяти младшегоразряда избранной ячейки памяти переключается а состояниеЧи(1+1) =- (учи)",где у - код, хранимый в ячейке, х - переносиз предыдущего разряда. На нулевой входтриггера 11 поступает сигналП=угх (ут,чуь).под действием этого сигнала триггер 11 переходит в состояниер= (у.)ь:С,.Подается комбинация управляющих сигналов 1 гз 4 Л 1) = 0101010) , в результате чего элемент памяти младшего разрядаэтой ячейки переходит в состояниеЧ 1(+2) = (учк)С = кучйу) ф =А.Значение первого разряда входного словах поступает на единичныЙ вход триггера 11, ауправляющие сигналы получают значения1 гз 45 б 7 = 1010100, При этом элемент памяти младшего разряда избраннойячейки памяти переключается в состояниец(1 + 3) = (Ачх)", а на нулевой вход триггера 11 поступает сигнал х, (1 + 2) = (хлА)ф.Под действием этого сигнала входной триггер10 переходит в состояниер(1+2) =(А х)ф =Сг,Подается комбинация управляющих сигнал Ов1 Ы з д 5 ь Ь= 0101010", в результате чего элемент памяти младшего разрядаячейки памяти переходит в состояниеЧ(1+ 4) =(А ч х) . С г = хА ч хА,а элемент. переноса - в состояниеП=С,чС, =уках (угчх),что соответствует окончанию операции суммирования. Сигналом т" БУ 8 переводится в состояние, при котором Вгф -- 1, и операция суммирования выполняется во втором разряде ячейки памяти. 5 10 15 20 25 30 М В режиме вычитания сигнал, фиксированный на элементе переноса, представляет собойзаемго разряда. Ячейка памяти при этомработает следующим образом,Подается комбинация управляющих сигналон 1 гг 4 ьв 7 = 0101101, одновременно БУ 18 устанавливается в состояние, прикотором В=1, При этом заем от данногоразряда поступает на единичный вход триггера11, и элемент памяти переключается в состояние 0 (+ 1) = у й, а на нулевой вход триггера 11 поступает сигнал г; = у г . Поддействием этого сигнала вход.юй триггер переходит В состояние Ятр ( +) = уе = 3.Подается комбинация управляющих сигналов 1 дгз 1567)"=. 1010010 , в результате чего элемент памяти младшего разряда переходит в состояние а(+2)= (хурку) =А, асигнал 31 записывается в элементе переноса,После этого сигнал х поступает на единицный вход входного триггера 10 и упрцвляюциесигналы получают значение ьЬгЬз 45 вЧт-= 0101100), при это;, элемент памяти младшего разряда переключается .в состояние(1+3) = А х . Входной триггер переходит в состояниеЧгр ( +3) -= А х=ЗгПодается комбинация управляющих сигналов 1 г г 4 дву) " = 1 О 00 О", в результате чего элемент памяти младшего разрядапереходит в состояние с 1(1+4) = А хА хфф 1,а элемент переноса переходит в состояние3 =3,чЗ,=укх (у 2 чух), т. е, операция вычитания и заема реализована.Сигналом т" БУ 18 переводится в состояние, при котором Ог(1) =1, и операция вычитания выполняется во втором разряде,Предлагаемое МФЗУ может быть выполнено на основе серийно выпускаемых накопите.лей. Многофункциональное запоминающее устройство, содержащее накопитель на числовых линейках, прошитых адресными и разрядными шинами, подключенными через адресные и разрядные вентили к соответствующим входам адресных и разрядных формирователей, н выходными шинами, подключенными к входам усилителей считывания, выходы которых соединены с входом входного триггера, отличающееся тем,что, с целью упрощения устройства, оно содержит кольцевой счетчик и регистр сдвига, входы которого соединены с выходом кольцевого счетчика н выходами усилителей считывания.Источники информации, принятые во внимание при экспертизе:1, Авторское свидетельство СССР224581, кл. б 11 С 106, 12,02.67.2, Балашов Е, П., Кноль А. И, Многофункциональные запоминающие устройства, Энергия, 972, с. 90,607279 лМ Составител Техред О. Л Тираж 717 Роз еит я ннстров СССРА ИИПИ Росударственного комнт по делам изобретен30 5, Москва, ЖЗб, Р Филиал НПП кйатентэ, г. У4/ тная, 4 Редактор Т.ЮрчнковаЗаказ 26 1 7/40 ета Совета М А и открмт ушская иаб жгород, ул.