Устройство для вычитания десятичных чисел

ОП ИСАНИЕИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик( 06 Р 7/385 4.75 (21) 2124950/18(22) Заявлено 15, с присоединение явк Государственный комитет Совета Министров СССР по делам изобретений и открытий(23) Приоритет(43) Опубликова 05.7835 юлле ния описания ь Яе 18) Заявитель 54) УСТРОЙСТВО ВЬ СЕ АНИЯ ДЕСЯТИЧНЫХ Изобретение относится к области вычисли :ельней техники. Устройство может найти применение при выполнении операции вычитания одного числа (меньшего) из другого (большего), представленных в двоично-десятичном прямом коле 8 - 4 - 2 - 1.Известно устройство для сложения вычитания десятичных чисел 111. В нем операция вычи канин производится сложением уменьшаемого с отрицательным числом вычитаемого, представленным дополнительным кодом, с последую нгсй коррекцией результата для получения его в лнончио-лесятичном коде.Недостатком известного устройства являет; н необходимость дополнительного преобразования чисел из прямого кода в обратный. Это снижает скорость обработки информации, услежняет схему. В тех случаях, когда уменьшаемос больше вычитаемого (т.е. из большего числа необходимо вычесть меньшее) использование сумматоров-вычитателей нерационально.Известны различные модификации двоичных сумматоров-вычитателей на логических элементах ИЛИ - НЕ или в общем случае ИЛИ - НЕ и ИЛИ 2, Однако зто устройство не позволяет вычитать числа в двоично-десятичном коле.25 Наиболее близким по технической сущности к изобретению является устройство лля вычитания десятичных чисел, содержащее тетраду одноразрядных двоичных вычитателей, причем выход вычитателя первого. разряда тетрады соединен с выходом устройства, а выходы вычитателей второго, третьего и четвертого разрядов тетралы соединены с входами схемы коррекции 13 . Недостатком такого устройства является сложность построения схемы коррекции, выполненной на двух одноразрядных полусумматорах и на одном сумматоре, на котором происходит сложение трех величин: выхода вычитателя четвертого разряда тетрады, выхода сигнала заема его и сигнала переноса от второго полусумматора схемы коррекции.Цель изобретения - повышение быстродействия устройства.Это достигается тем, что схема коррекции выполнена на двух полусумматорах и элементе 2 И - ИЛИ. Причем выходы инверсного и прямого значений сигналов заема вычитателя четвертого разряда тетрады подключены к первому и второму входам элемента 2 И - ИЛИ, выход прямого значения сигнала заема вычитателя четвертого разряда тетрады соединен, кроме того, с первым входом первого полусум60723матора, второй вход которого подключен к выходу вычитателя второго разряда тетрады. Выход переноса первого полусумматора соедицен с первым входом второго полусумматора, второй вход которого соединен с выходом вычитателя третьего разряда тетрады. Выход переноса 5 второго полусумматора подключен к третьему входу элемента 2 И - ИЛИ, четвертый и пятый входы которого соединены с выходом вычитателя четвертого разряда тетрады. Выходы сумм полусумматоров и выход элемента 2 И - ИЛИ соединены с выходами устройства.Устройство для вычитания десятичных чисел изображено на чертеже. Оно содержит одноразрядные двоичные вычитатели 1 - 4, сгруппированные в тетраду 5, схему коррекции 6, выполненную ца полусумматорах 7 и 8 и эле менте 2 И - ИЛИ 9, шину 10 подачи тетрады уменьшаемого, шину 11 подачи тетрады вычитаемого, шину 12 подачи заема из младшей тетрады, шину 13 заема из старшей тетралы. Выход вычитателя первого разряда и выходы сумм полусумматоров 7 и 8, а также выход элемента 2 И - ИЛИ 9 являются выходами 14 - 17 устройства.Одноразрядные двоичные вычитатели 1 - 4 могут быть синтезированы по нижеприведенным логическим уравнениям:я,.:х, уч ху,.чача,чх; учх; у;чб; чхц чх;у а.,= х, у ч х; у,. ч а, ч х; у;30 где х; - сигнал уменьшаемого в 1-м разряде;3, - сигнал вычитаемого в 1-м разряде; с 1, -- сигнал заема из 1-го разряда;К - сигнал разности в 1-м разряде;г.+4 - сигнал заема из старшей тетрады. Эти вычитатели имеют три входа: уменьшаемого х;, вычитаемого ; и заема с 1;.Полусумматорыи 8 являются типовыми комбинационными и подключены соответственно к одноразрядным вычитателям 2 и 3. Между собой полусумматоры соединены цепью переноса. Полусумматор 7 по первому входу соединен с выходом прямого значения сигнала заема 4+4 вычитателя четвертого разряда. Выход переноса полусумматора 8 подключен к одцому из входов элемента 2 И в И 9, другие входы которого соединены с вычитателем четвертого разряда тетралы.Устройство работает следующим образом.Вычитание одного числа из другого производцтся с помощью одноразрядных двоичных вычитателей 1 - 4, сгруппированных в тетраду 5, в два этапа. Сначала выполняется пора - рядцое вычитание, в результате чего получается поразрядная разность на выходах вьшцгатслсй, начиная с самого младшего разряда.1 рц вычитании одного числа из другого каждая цифра уменьшаемого х, делается мень шс ца величину соответствуюгцей цифры вычитаемого ч;. Если при этом цифра уменьшаемого становися меньше, чем нуль, то уменьшается ца единицу цифра в более старшем 16разряде уменьшаемого х;, т.е. занимается единица из старшего разряда, При наличии заема из старшей тетрады ца шине 13 заема с 1,+4 имеется 1. В этом случае к результату полученной разности на выходах вычитателей 1 - 4 с помощью схемы коррекции 6 прибавляется число 10 (1010). Если на шине 13 заема,д 4 имеется О, то поразрядная разность на выходах вычитателей схемой 6 не корректируется и окончательный результат разности получается на выходах 14 - 17 устройства.Схема коррекции может быть построена на двоичных вычитателях. В этом случае коррекция осуществляется путем вычитания числа шесть (О 10) из разности, полученной на выходах вычитателей.Соединяя входные и выходные цепи заема тстрал, можно строить многоразрядные десятичные вычитатели.Быстродействие устройства повышается за счет уменьшения числа элементов, через которые проходит сигнал разности межтетрадного заема.Формула изобретенияУстройство лля вычитания десятичных чисел, содержащее тетраду одноразрядных двоичных вычитателей, причем выход вычитателя первого разряда тетрады соединен с выходом устройства, а выходы вычитателей второго, третьего и четвертого разрядов тетрады соединены с входами схемы коррекции, отличаощееся тем, что, с целью повышения быстродействия устройства, схема коррекции выполнена ца двух полусумматорах и элементе 2 И - ИЛИ, причем выходы инверсного и прямого значений сигналов заема вычитателя четвертого разряла тстрады подключены к первому и второму входам элемента 2 И в И, выход прямого значения сигнала заема вычитателя четвертого разряда тстралы также соединен с первым входом первого полусумматора, второй вход которого подключен к выходу вычитателя второго разряда тетрады, выход переноса первого цолусумматора соединен с первым входом второго полусумматора, второй вход которого соединен с выхолом вычитателя третьего разряда тетрады, выход переноса второго полусумматора подключен к третьему входу элемента 2 И - ИЛИ, четвертый ц пятый входы которого соединены с выходом вычитателя четвертого разряда тетралы, а выходы сумм полусумматоров и выход элемента 2 И - ИЛИ соединены с выходами устройства.Источники информации, принятые во внимание црц экспертизе:. Авторское свидетельство СССР332459, кл. 6 06 Г 7/50, 7.06.67.2. Авторское свидетельство СССР174438, кл. 6 06 Г 7/50, 22.07,64.3. Ричардс Р, К. Арифметические операции на цифровых вычислительных машинах. М., изд. Иностранная литература, 957. с. 25 258.607216 Гб вета Мииисров СССРоткрытийя наб д. 45ул. Проеки ни. 4 арственного комиага Со делам изобрезеннй иМосква, Ж.35, Раушска 3 Патент, г. Ужгород Редактор Т. К)рчиковЗаказ 258436 1 И И П И Госуд по 113035,филиал 111