Устройство для сравнения чисел

(эиетеиа ал г;,О П И С А Н И Е о 1) 60294 оИЗОБРЕТЕН ИЯ Союз Советских Социалистических Республик(45) Дата опубликования описания йч, аЪ, 78.(53) М. Кл, Ь 06 Г 7/04 Государственный комитет Совета Министров СССР по делам иэоооетений и откоытий(72) Авторы изобретения В, И, Жабин, В. И. Корнейчук, В. А. Сидоренко и В. П. Тарасенко Киевский орцена Ленина политехнический институт им. 50-летия Великой Ок тяб рьской социалис тиче ской революции(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ЧИСЕЛ Изобретение относится к области автоматики и вычислительной техники и может бытьприменено в цифровых вычислительных маши,нах и устройствах дискретной автоматики.Известны устройства для сравнения чисел,содержащие элементы запрета, элементы Иили ИЛИ, элементы задержки 11 .Наиболее близким техническим решением кпредложенному является устройство для сравнения чисел, содержащее блок вычитания, сумматор, триггеры, элементы И, коммутаторы 0сумматор по модулю два, узел управления 2).Недостатком известных устройств является невозможность сравнения чисел, представленных двоичным избыточным кодом.Целью изобретения является расширениефункциональных возможностей в части обес-печения сравнения чисел, представленных избыточным кодом,Это достигается тем, что в предлагаемомустройстве входы блока вычитания соединены сшинами операндов, а прямой и инверсный выходы старшего разряда блока вычитания подключены ко входам первого и второго элементов И соответственно и к информационнымвходам первого триггера, выходы которого соединены с одним из входов первого и второгоэлементов И и с управляющими вхоаами пер-Ж 2вого коммутатора, информационные входы которого подключены к шинам операндов, а вы. ходы - к одним из входов сумматора, другие входы которого соединены с выходами второго коммутатора, информационные входы которого подключены к выходам блока вычитания, а управляющие входы - к выходам первого и второго элементов И, однц из входов которых соединены с выходом второго триггера и со входом узла управлецця, другие входы которого подключены к шинам управления, к шинам тактовых сигналов, а выходы - ко входам блока вычитания, выходы второго и третьего разрядов которого соедцнены со входами сумматора по модулю два, управляющий вход которого подключен к шине тактовых сигналов, а выход - ко входу второго триггера.Функциональная схема предложенного устройства представлена на чертеже.Устройство содержит блок вычитания 1, сумматор 2, коммутаторы 3, 4, узел управления 5, сумматор по модулю два 6, триггеры 7, 8, элементы И 9, 10, входные шины операцдов 11, 12, шины управления 13, 14, шины тактовых сигналов 1 о, 16, 17.Устройство работает следующим образом.Кол первого операнда А ц код второго операнда В поступают поразрядно соответственноФор,нула изобретения 55 60 ца шины 11 ц 12 одновременно, то ссть в каждый момент времени на шины поступают разряды. первого и второго операндов с одинаковыми весами.В исходном состоянии блок вычитания и триггеры устройства установлены в улевое состояние. Если необходимо определить максимальное из двух чисел, то к началу первого цикла вычислений поступает сигнал на шину 13 и через узел управления 5 поступает на цепь выдачи прямого кода старшего разряда блока вычитания 1. Этот сигнал сохраняет свое значение до окончания работы устройства. Таким образом на выходах старшего разряда блока вычитания 1 до окончания работы устройства присутствует прямой код старшего разряда блока вычитания. Если необходимо определить минимальное из двух чисел, то аналогцчцьй сигнал подается на шину 14 и через узел управления 5 поступает на цепь выдачи обратного кода старшего разряда блока вычитания 1. К началу каждого 1-го цикла вычислений ( = 1, 2 гп), на шины 11 и 12 поступают коды очередных разрядов соответственно а,: и в;, которые сохраняют свое значение до окончания цикла вычислений. В каждом цикле вычислений ца тактовые шины 15, 16 ц 17 поочередно поступают соответственно тактовые сигналы у, хи у,. В первом такте цикла вычислений тактовый сигнал у, с шины 15 поступает на цепь приема кода триггера 7, ца управляющий вход сумматора по модулю два б и через узел управления 5 на цепь сдвц а блока вычитания 1. При этом происходит прием в триггер 7 кода с выхода старше о разряда блока вычитания 1 (запоминание знака предыдущего остатка), суммирование сумматором 6 второго и третьего разрядов блока вычитания 1 и сдвиг содержимого блока вычитания 1 на один разряд влево одновременный прием кода с блока вычитания 1, анализ разрядов этого блока и сдвиг содержимого блока возможны, так как блок вычитания 1 является сдвигаюшцм, а следовательно, каждый разряд блока вычитания 1 должен быть построен ца паре триггеров или ца триггерах с внутренней задержкой) .Предположим, что в результате суммирования сигнал ца выходе сумматора 6 це появился. В этом случае триггер 8 не изменяет своего исходного состояния. Тогда во втором такте цикла вычислений с шины 1 б поступает сигнал ца вход узла управления 5, со второго выхода которого поступает сигнал на цепь приема кода блока вычитания 1. В результате этого к содержимому блока вычитания 1 прибавляется код разряда а; первого операнда ц вычитается код разряда о, второго операнда. В третьем такте вь 1 числений с тактовой шины 17 поступает сигнал на цепь выдачи кода триггера 7. В результате этого, в зависимости от состояния триггера 7 ц кода на выходе старшего разряда блока вычитания то есть, в зависимости от предыдущего и настоящего знаков остатка), в сумматор 2 через коммутатор 4 передается код разряда а или кол разряда в а через коммутатор 3 по сигналам с 5 0 15 20 25 30 35 40 45 выходов элементов И 9 и 10 передается соответственно обратный или прямой код с выходов блока вычитания 1, или же при отсутсзвии сигналов на выходах элементовИ 9 и 10 этот код не передается. Г 1 ри этом, если триггер 7 и код на выходе старшего разряда блока вычитания 1 имеют значение О, то через коммутатор 4 передается код а а через коммутатор 3 код не передается. Если их состояние соответственно 0 и 1, то коммутатор 4 передает код а;, а коммутатор 3 - инверсный код блока вычитания 1. Для состояний соответственно 1 и 0 коммутатор 4 передает код в;, а коммутатор 3 - прямой код блока вычитания 1. В результате этого йа выходе сумматора 2 появляется код разряда с; операнда результата.Предположим теперь, что в первом такте вычислений в результате суммирования сумматором 6 второго и третьего разрядов блока вычитания 1 на выходе сумматора 6 появился сигнал, Это означает, что разность между числами настолько велика, что последующие разряды це могут изменить соотношения между числами. Поэтому нет необходимости вести вычисления в блоке вычитания 1, а достаточно передавать коды разрядов соответствующего операнда прямо с шины операнда на выход устройства. Сигнал с выхода сумматора 6 поступает на единичный вход триггера 8 и устанавливает его в единичное состояние. В результате этого снимается сигнал с инверсного выхода триггера 8 и, вследствие этого, отсутствуют сигналы на первых входах элементов И 9 и 10 (коды с выходов блока вычитания 1 це передаются) и на управляющем входе узла управления 5 (сигналы на управляющие входы блока вычитания 1 не поступают ц он це изменяет в дальнейшем своего состояния, а код на выходы старшего разряда блока вычитанияне поступает) . Если триггер 7 установлен в нулевое состояние, то коммутатор 4 передает в течение всех последующих циклов код а а если в единичное состояние - то код в;. Поскольку код на выходе старшего разряда блока вычитанияотсутствует, то триггер 7 в дальнейшем не изменяет своего состояния. На этом заканчивается один цикл вычислений. Если операнды имеют разность щ, то необходимо выполнить гп циклов вычислений,Таким образом предложенное устройство позволяет производить сравнение чисел представленных двоичным избыточным кодом. Устройство для сравнения чисел, содержащее блок вычитания, сумматор, триггеры, элементы И, коммутаторы, сумматор по модулю два, узел управления, отличающееся тем, что, с целью расширения функциональных возможностей в части обеспечения сравнения чисел, представленных избыточным кодом, в нем входы блока вычитания соединены с шинами операндов, а его прямой и инверсный выходы сгаршего разряда подключены ко входам пер60294 Составитель В. ЬелкинТекред О.;агония Корректор П Макарснин Гираж 82 б Подписное 1 диктор Н. Каменская Заказ 1851,15 11 НИИПИ Государственного комитета Совета Министров С СР по делам изобретений и открытий 113035, Москва. Ж, Раушская наб. д. 4;5 Филиал ПГ 11 Патент, г. Ужгород, ул. Проектная. 4вого и второго элементов И соответственно и к информационным входам первого триггера, выходы которого соединены с одними из входов первого и второго элементов И и с управляющими входами первого коммутатора, информационные входь которого подключены к шинам операндов, а выходы - к одним из входов сумматора, другие входы которого соединены с выходами второго коммутатора, информационные входы которого подключены к выходам блока вычитания, а управляюшие входы - к выходам первого и второго элементов И, одни из входов которых соединены с выходом второго триггера и со входом узла управления, другие входы которого подключены к шинам управления и шинам тактовых сигналов, а выходы - ко входам блока вычитания, выходы второго и третьего разрядов которого соединены со входами сумматора по модулю два, управляющий вход которого подключен к шине тактовых сигналов, а выход - ко входу второго триггера.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР Мо 441560, кл. 6 06 Г 7/04, 1972.2. Авторское свидетельство СССР Хо 446055, кл. б 06 Г 704, 1973.