Цифровой фазовый демодулятор

ОПИСАНИЕ ИЗОБРЕТЕНИЯ пщ 598265 Союз Советских Социалистических Реслублик344914/18-0 22) Заявлено 05,04.7 рисоединением зая 3) Приорите Государстееннык комитет Совета Министров СССР 621,374.4(53) У Бюллетень1 ло делам изобретен и открытий псания 03.0 о 2) Авторы изобретения 71) Заявител ЛЯТОР Й 43) Опубликовано 15.03,7 45) Дата опубликования М. С. Немировский, М,Л Ю 54) ЦИФРОВОЙ ФАЗОВ Изобретение относитсчи дискретных сообщениваться при работе по ссвязи.Известен цифровой фазовый демодулятор, содержащий последовательно соединенные задающий генератор, управляемый делитель, неуправляемый делитель, фазовый дискриминатор и блок устранения относительности, причем другой вход фазового дискриминатора соединен с выходом формирователя входного сигнала, а выход подключен к другому входу 5 лока устранения относительности через последовательно соединенные выделитель импульсов подстройки тактовой частоты и формирователь тактовой частоты, на другой вход которого подан сигнал опорной тактовой частоты, при этом второй вход управляемого делителя соединен с выходом блока управления узла подстройки по фазе, третий вход - с другим выходом неуправляемого делителя через последовательно соединенные формирователь импульсов подстройки опорного напряжения по частоте и реверсивный коммутатор узла подстройки частоты, а второй выход управляемого делителя частоты подключен к последовательно соединенным фазовому детектору узла подстройки по фазе и реверсивному счетчику узла подстройки частоты.. Романовский, А. А. СтрыгиМогилевский Однако известное устройство обладает большим временем вхождения в синхронизм по несущей частоте и пониженной устойчивостью демодуляции.Цель изобретения - повышение устойчивости демодуляции и уменьшение времени вхождения в синхронизм.Для этого в цифровой фазовый демодулятор введены выделитель нуля несущей, блок управления скоростью подстройки и блок определения качества синхронизации, состоящий из последовательно соединенных дополнительного фазового детектора н порогового блока, причем выход формирователя входного сигнала подключен к входу выделптеля нуля несущей, другой вход которого соединен с дополнительным выходом формирователя тактовой частоты, а выход - к другому входу фазового детектора и входу дополнительного фазового детектора, другой вход которого соединен с дополнительным выходом управляемого делителя, при этом выход порогового блока подключен к первому входу блока управления скоростью подстройки, второй вход которого соединен с выходом реверсивного счетчика, третий вход - с выходом фазового детектора, а выход подключен и другому входу реверсивного коммутатора и входу блока управления узла подстройки по фазе.50 55 60 о.) На чертеже приведена структурная электрическая схема цифрового фазового демодулятора.Цифровой фазовый демодялятор содеркит последовательно соединенные задающий генератор 1, управляемый делитель 2, неуправляемыи Дслитель 3, ф 2 зовый Дискриминатор 4 и блок 5 устранения относительности, причем другой вход фазового дискриминатора 4 соединен с выходом формирователя 6 входного сигнала, а выход - подключен к другому входу 5 лока 5 устранения относительности через последовательно соединенные выделитель 7 импульсов подстройки тактовой частоты и формирователь 8 тактовой частоты, на другой вход которого подан сигнал опорной тактовой частоты, при этом второй вход управляемого делителя 2 соединен с выходом блока 9 управления узла 10 подстройки по фазе, третий вход - с другим выходом неуправляемого делителя 3 через последовательно соединешыс формирователь 11 импульсов подстройки опорного напряжения по частоте и реверсивный коммутатор 12 узла 13 подстройки частоты, а второй выход управляемого делителя 2 частоты подключен к последовательно соеди,ненным фазовому детектору 14 узла 10 подстройки по фазе и реверсивному счетчику 15 узла 13 подстройки частоты, выделитель 16 нуля несущей, блок 17 управления скоростью подстройки и блок 18 определения качества синхронизации, состоящий из последовательно соединенных дополнительного фазового детектора 19 и порогового блока 20, причем выход формирователя 6 входного сигнала подключен к входу выделителя 16 нуля несущей, другой вход которого соединен с дополнительным выходом формирователя 8 тактовой частоты, а выход - с другим входом фазового детектора 14 и входом дополнительного фазового детектора 19, другой его вход соединен с дополнительным выходом управляемого делителя 2, при этом выход порогового блока 20 подключен к первому входу блока 17 управления скоростью подстройки, второй вход этого блока соединен с выходом реверсивного счетчика 15, третий вход - с выходом фазового детектора 14, а выход подключен к другому входу реверсивного коммутатора 12 и входу блока 9 управления узла 10 подстройки по фазе.Устройство работает следующим образом.На вход формирователя 6 входного сигнала поступает модулированное по фазе несущее колебание, с его выхода импульсы, соответствующие переходам через нуль несущего колебания, поступают на вход выделителя 16 нуля несущей, а на второй вход выделителя 16 подаются импульсы, соответствующие серединам посылок модулирующего колебания со второго выхода формирователя 8 тактовой частоты. Выделитель 16 разрешает прохождение одному импульсу положительного перехода через нуль несущего колебания, ближайшему к середине посылки. На фазовом детекторе 14 5 10 15 20 25 30 35 40 45 фаза несущего колебания в середине посылки сравнивается с фазой опорного напряжения Ьоп ЧЯСТОТЫ /оп= 2 ы)нес. ном (ГДЕ 11 - КРЯТНОСТЬ МЯНИПУЛЯЦИИ пес, ном - НОМИНЯЛЬНЯЯ Ч 2 СТОТ 2 несущего колебания). Импульсы, соответствующие резу льтату сравнения, поступают на реверсивный счетчик 15 и блок 17 упраьления скоростью подстройки, Подстройка опорного напряжения по фазе производится импульсами, поступающими с выхода блока 17 на управляемый делитель 2 через блок 9 управления. Подстройка опорного напряжения по частоте производится при помощи управляемого делителя 2 импульсами с выхода формирователя 11 через реверсивный коммутатор 12.Импульс, соответствующий нулю несущего колебания в середине посылки, подается также на дополнительный фазовый детектор 19 блока 18 определения качества синхронизации, на второй вход котороо с выхода управляемого делителя 2 поступает опорное напря- ЖЕНИЕ Гоп С ЧаетатОй Гоп, ДЛИтЕЛЬ;ОСтЬЮ ИМ- пульсов т и смещенное по фазе относительно с оп, Импульсы, прошедшие через фазовый детектор 19, подаются на вход порогового блока 20, порог которого зависит от длительности импульсов т опорного напряжения Ь,и Колис 1 ССТВ 2 ИМПУЛЬСОВ, ПОСТУП 2 ЮЩИХ С ДОПОЛ- нительпого фа" ового детектора 19 в единицу времени. Если это количество превышает заданное число Л 1, то с выхода порогового блока 20 на вход блока 17 подается команда, по которой импульсы с выхода фазового детск 14 поступаОТ па реверсивныи козмутатор 12 и блок 9 управления, минуя реверсивный счетчик 15, Скорость вхождения в синхронизм при этом увеличивается в Н- раз, где Л - смкость реверсивного счетчика 15. Как только количество импульсов станет меньше М, т. е, система вошла в синхронизм, или близка к моменту синхронизма, команда управления меняется на противоположную, и к входам реверсивного коммутатора 12 и блока 9 управления через блок 17 подключается реверсивный счетчик 15, обеспечивая заданную точность синхронизации,С выхода управляемого делителя 2 опорное напряжение, подстроенное по фазе и частоте под несущее колебание, подается на неуправляемый делитель 3.Неуправляемый делитель 3 формирует сигнал нужной частоты, необходимый для полу,чения импульсов подстройки опорного напря,жения по частоте при помощи формирователя 11, а также опорное напряжение для фазового дискриминатора 4.При помощи фазового дискриминатора 4 определяется абсолютное значение фазы несущего колебания. При помощи выделителя 7 импульсов подстройки тактовой частоты формируется сигнал, соответствующий границам посылок модулирующего коле 5 ания (моментам манипуляции), по которому производится НОДСТРОЙКЯ ОПОРНОГО НЯПРЯжЕНИЯ Соп,такт ПОпосылкам в формирователе 8 тактовой частоты. В блоке 5 устранения отостельност определяется разность фаз несущс о колебания в соседних посылках, в соответствии с чем формируется выходной сигнал. 5Таким образом, для повышения устойчивости устройства к переходным процессам и смещению несущей в канале в качестве импульсов управления на фазовый детектор 14 подаются импульсы, соответствующие нулям 10 несущего колебания, ближайшие к середине элементарной посылки модулируощего сигнала, т. е. в те моменты времени, когда амплитуда сигнала максимальна и переходные процессы закончены. Для уменьшения времени 15 вхождения в синхронизм с выхода блока 18 определения качества синхронизации на вход блока 17 управления скоростьо подстройки поступают команды управления, в зависимости от значения которых на вход реверсивного 21 коммутатора 12 проходят импульсы с выхода фазового детектора 14 либо через реверспвный счетчик 15, либо минуя его полностшо или частично). Время вхождения в синхронизм прп этом уменьшается в Л- раз, где Л - 25 емкость выключаемого реверсивного счетчика. Формула изобретенияЦифровой фазовый демодулятор, содержа- ЗО щий последователыо сосдпепые задаощьй генератор, управляемый делитель, неуправляемый делитель, фазовый дискриминатор и блок устранения относительности, причем другой вход фазового дискриминатора соеди нен с выходом формирователя входного сигнала, а выход подключен к другому входу блока устранения относительности через последовательно соединенные выделитель импульсов подстройки тактовой частоты и формирователь тактовой частоты, на другой вход которого подан сигнал опорной тактовой частоты, при этом второй вход управляемого делителя соединен с выходом блока управления узла подстройки по фазе, третий вход - с друпв выходом неуправляемого делителя через последовательно соединенные формирователь импульсов подстройки опорного напряжения по частоте и реверсивный коммутатор узла подстройки частоты, а второй выход управляемого делителя частоты подключен к последовательно соединснным фазовому детектору узла подстро ки по фазе и реверсивному счетчику. узла подстройки частоты, о т л и ч аю щ и й с я тем, что, с целью повышения устойчивости демодуляции и уменьшения времен вхождения в синхронизм, в него введены выделитель нуля несущей, блок управления скоростью подстройки и блок определения качества синхронизации, состоящий нз последовательно соединенных дополнительного фазового детектора и порового блока, причем выход формирователя входного сигнала подключен к входу выдел:1 е я нуля несущей, другой вход которого соедпнен с дополнительным выходом формирователя тактовой частоты, а выход - к другому входу фазового детектора и входу дополнительного фазового детектора, другой вход которого соединен с дополнительным выходом управляемого делителя, при этом выход порогового блока подключен к первому входу блока управления скоростью подстройки, второй вход которого соединен с выходом реверсивного счетчика, третий вход - с выходом фазового детектора, а выход подклочен к другому входу реверсивного коммутатора и входу блока управления узла подстройки по фазе.