Способ цифрового фазового детектирования импульсных последовательностей на неравных частотах и устройство для его осуществления

О П И С А Н И Е879738ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспубики(61) Дополнительное к авт. свнд-ву(22) Заявлено 12. 11. 79.(2 ) 2846705/18-21с присоединением заявки РЙ -(53)М. Кл Н 03 2 13/00 Государственный квинтетСССР по делам изобретений и аткрытнй(54) СПОСОБ ЦИФРОВОГО ФАЗОВОГО ДЕТЕКТИРОВАНИЯ ИМПУЛЬСНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ НА НЕРАВНЫХ ЧАСТОТАХ И УСТРОЙСТВО , ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ Изобретение относится к радиотехнике и может быть использовано для дете ктирования радиосигналов с угловой модуляцией, для получения сигналов рассогласования в системах АПЧ, для формирования сетки стабильных частот и в ряде других случаев.Известен способ цифрового фазового детектирования импульсных последовательностей на неравных частотах, основан ный на приведении частот к равенству путем их деления в целое число раз цифровыми методами 2(, Из -аа интерционности, вносимой делителями частоты, в случае, когда частоты некратны и имеют15 малый общий множитель, способ не удовлетворяет возросшим требованиям к динамической точности детектирования и применение его в настоящее время весь.- ма ограничено,Наиболее близким к изобретению по технической сущности является цифрофазовый способ детектирования импульсных последовательностей на неравных частотах, основанный на приведении частот.к равенству путем уменьшения большей из частот в дробное число разМ Ао гдеАсАо,А- - целые числа, пропорцйональные соответствующим частотам т ис соответственно первой и второй импульс- ных, последовательностей причем 1 с ), с, 2. Дробный коэффициент деления получают, чередуя определенным образом целочисленные коэффициенты деления, например йо ийоне, Для этого импульсную последовательность о (1), являющуюся результатом деле ния частоты сст первой импульсной последовательности Ь ф преобразуют в цифровой код с 1 с, возрастающий с каждым импульсом на величину ст, равстную числителю дроби, дополняющейЯсцелочисленный коэффициет Яо до дробного 8, т. е. Н=йо+- -с Когда значение кода с(достигнетзначения А, равного или большего Ас,коэффициент деления становится равнымЙо + 1 на время одного цикла деления,зп з 87 97а код уменьшается на величину А и даль:нейшее его изменение . происходит начиная с разности А-Ас.,Затем обычными способами осуществляют сравнение фаз (фазовое детектирование) 5импульсных последовательностей: исходной -ОО(1) и псютученно 1 й в результате деления -У , Одновременно преобразуюткод 6 в аналоговуео форму и суммируют с результатом детектирования, чем 10достигается компенсация неточности детектирования, связанной с аппроксимацией дробного коэффициента Й целочисленными Яо и ЯО+ 1.Способ осуществляют устройством, 15содержапшм делитель частоты с дробным переменным коэффициентом деления(ЛПКЛ) фазовй детектор, ц 11 фро-анало"гов 1;.й преобразователь (ЦЛП) и сумматор7 Ц Ц(,11ОСЕОяцЕИИ цз блока управеЕОН 11 я,дели;:.Оля час тогь 1 ц ца 1;сп 11 тедьеЕОЕ с 7 реГИС 1 Р 111 л входы блока управления поступспотЕсод 1)1 Л О и 11 7 зцачециЯ котОР Ех чРОИОР111 О 1;дь 17 т,1;11 аче 1 ияье соо 1 ветстцу 101 дцх 251 ас",тс 71 Р ц Е. с, Е-лс 711 УИРавлец 11 Я в)а17 аЕл.паает код Я управлецоцпсй .1: ОэффцОНЕО дели 7 едц, и 1",17 д с 3 поступающийца цпд Орм,пцс 77 п 1 ый вход цакоъптольнсгогни;"ща, роьц. тОго, Олоес упра 1371 еццяОСУЦЕ СТЕЪ 71 ЕТЕЦЗ 7 ЕЕ 1 ЮЦЦЕ Ц СъЭЦКЦЦЕ 1 таделения долиЕсЕИ прц 11 еречолцее 1 пц цаКопцтел 1. цо 1 О геГИСЦР 7 4 О 17 МЩЛЕОпего КО=:ЦОПУЕО ЦОСте 11 ОЕа тэ 11 ИОС 7 ТЬ С 7 , РмкостЕпа,".с 7 пите 1 ь 17 ого цетсцстра вь 1 бирается. рав:35Цой Д;РИа выходе ДП)(Д образуется импульс:Етая последовательность са,, час".сотакоторой в среп 1 ем равна "1 астоте ЯОмгцово 17 цс 7 О;ке значение частоты в Обп 1 ем40случае ;тдичается от Яс, так как дробный коэ 11 фцциент М аг 7 проксимцрован цедоч 11 слеец 1 ттц 1 коэффициентами ее и Ме+(чередующимися во времени, Из за этогана вьходе фазового детектора присутсэвует помеха дробности, компенсация кото 745рых аналоговыми средствами малоэффек - ,тивна, что является недостатком известного устройства,Цель изобретения - уменьшение помех дробности,5 ОУказанная цель достигается тем, чтов известном способе цифрового фазовогодетектирования импульсных последователеностей на неравньЕх частотаху Основанномна делении большей из сраве 11 ваемьпс час: 55тот в дробное число разйа. - -, где Дри Дс - целью числа, пропорциональныесоответствующим частотамисоответствецно первой и второй импульсцеех последовательностей, путем изменения целочисленного коэффициента деления, для чего третью импудьснуЕО последовательность, полученную в результате уменьшения частоты У в М раз, преобразуют в цифровой код Оес, возрастающий с каждым импульсом на величину сЕ, равную числителю дроби-, составдяющейССдробную часть коэффициента М, пока Ос це достигнет значения Д, равного или большего О, после чего коэффициент деления изменяют ца единицу на время одного цикла деления, а код уменьшают на величину ДО и дальнейшее его изменение происходит, начиная с разности дАО, формируюод Чс(Ц суммированием й(Ь) и Л получают сигцал фазового рассогласования 4(6) в цифровом виде, поочередно запоминая мгновепц 1 е значецие 1 копоь дс(Ц и сесе(Ф) в моменты появления импульсов второй и третьей импульсных последовательностей с 7 ис 17(этаким Образом, что очередное значение б(Ь) существует с момента появления Очередного импульса второй импульсной нос 1 едоватедьцости О 7 до мо мента появления о 1 ереепого импудьса третьей цмпульснся. последовательности ОО(Ь)а СМО(+) - на Остальных интервалах Времени ПГе 0777-"зуют код с 17(ф в аца= логовую форму и усредцяют результат преобразования, а в известное устройство для Осуществления известного способа, сс дер 7 кашее ЕН 1 фрс -аеалоговый пре образ О- вате 1 ь, сумматор и делитель частоты с переменным дробным коэффициентом деления, состоящий из блока управления делителя частоты и накопительного регистра, к информационному входу которого подключен выход для дробной части коэ 1 ицццецта с 1 блока управления, а выход переполнения накопительного регистра соединен с входом изменения коэффициента деления на едш 1 ицу блока управления, к входам которого подключены шины коДов о и с, а вьЕХОД Ддя ЦелочИСЛеннОй части коэффициента Я блока управления подключен к первому входу делителя частоты, второй вход которого подключен к шине первой импульсной последовательности, введены блок ключей, запоминаюЕпий регистр, фильтр нижних частот, триггер, элемент ИЛИ и три элемента задерхски, через первый из которых выход делителя частоты подключен к тактовому входу накопительного регистра, выход которого соединен с первым входомблока кдючей и с первьЕМ входом сум35 5 87") 7матора, второй вход которого подклкъчен к шине кода 1, а выход сумматора соединен с вторым входом блокаключей, управляющие входы которого соединены с выходами триггера выход - спервым входом запоминающего регистра,выход которого через дифро-аналоговыйпреобразователь подключен к входу фильтра нижних частот, а второй вход соединен с выходом элемента ИЛИ, первый 10вход которого соединен непосредственнос выходом делителя частоты и через второй элемент задержки - с первым входомтриггера, второй вход которого черезтретий элемент задержки соединен с ши-.ной второй импульсной последовательности и вторым входом элемента ИЛИ,На фИГ. 1 ПрИВЕдЕНа СХЕМа уСтрОйС 1 тва, в котором реализуется описываемыйспособ; на фиг. 2 - временные диаграммы - ,(1работы устройства,Устройство содержит делитель 1 сдробным переменным коэффициентом деления, блок 2 управления, делитель 3 частоты, накопительньш регистр 4, ст,",.1;,1 атор 6, блок 6 ключей, триггер 7, запо=минающий регистр 8, элемент ИЛИ 9,первьп 1 элемент 10 задержки, второй итретий элементы 11, .12 задержки, цифро-аналоговый преобразователь 13, фильтр14 нижних частот, делитель 1 частотыС дрОбНЫМ ПЕрЕМЕННЬ(М КОЭффцц)1 ЕНтОМделения служит для получения третьейимпульсной последовательности ото(ц ипеременного кода сс Я). Суммированиекодов б 1) и ) осуществляется сумматором. Сформированный код совместно скодом д( поступает на блок 6 ключей,управляющие входы которого подключенык выходам триггера 7. Триггер управлядоет ключами таким образом, что код 4(передется на запоминающий регистр после прихода очередного импульса оакодс) ф - после прихода очередного импульса Ф) . Так формируется код 4 ЯСна информационном входе запоминающего45регистра 8.Дпя получения кода ф(Ц мгновенныезначения кодаЩ записываются в запоминающем регистре 8 с помощью суммыпоследовательностей с и Фф т выделяемой на выходе элементы ИЛИ 9 и подаваемой на тактовый вход регистра,Элементы задержек 10, 11, 12 введены для устранения неопределенностейпри записи мгновенных значений кода Афв запоминающий регистр 8, Неопределенность возникает, когда момент записи врегистр попадает в интервал переходных Г) 8 ЬПРОЦЕССОВ На ЕГ;) И)."г;,;1(1),"ОП тк К(ОД.:.4 тобы избежать э 1 огот необходимо в 1)1)п)с)т.нить следующие условия: ст-(,11 арттоэдмя задержки в элементе ИЛИ и зало.;111 ЕМ РгдГНСТРО Цог)гг.тто ОЫть МсН:.ШЕплюс задержки в накопительном регпс;".э,сумматоре блока ключей и меньше сплюс задержки в триггере и ключах.С приходом на тактовый вход регистра 8 импульса последовательности О)записывается значение кода ас(1), которое сохраняется до прихода импульса 01 Фпосле чего записывается значение кода4( и т. д, Полученный таким образомпеременный кодф(Ц поступает на элемент 13, где преобразуется в аналоговую форму. фильтр нижних частот выделяет постоянную составляющую С ( ф,явпяютцуюся результатом детектирования.Ее величина зависит лишь От эквивалент:.Раэноети ф:-З СХОЩтгЫХ Итт 1 нгт,тПЬС 111)1 ХП,.:-"ПЕДОВатЕ)1 вттсо)Ей О-. (И И д;т., (+На временных диаграммах, илпюстригтрутощих работу устройства, выбрано:- " -)Л = 15 1 С = ( - таяывттг гдИЕ ц-П "те )1)г -г 1 а ттРОПООгтио)1 да(1 тдт 1 втЕ СООтгДтот.г(- = - =- "гс6 Кю-щЭ ю+,;тЦ;тогг - Я = .) )1 ъ -., г;т оя С КОЭ)тдгтцттггг)гт"д. г,", .ттт ъ ЧЗа(цЕр)тКЕК:гт.: ):о, ПУП 1.тирОМ На ф, Г,показан переходный процесс в сумматоре 5,Из приведенных цоспэоений видно, чтзплощадь под функцией Ф( остается постоянной на каждом периоде последовательности ф), т, е. помехи дробностиотсутствуют,Простота реализации способа Обеспе=чивает высокую надежность устройствцифрового фазового детектирования,Формула изобретения1, Способ цифрового фазового детекти-.рования импульсных последовательностейна неравных частотах, Основанный на де=.ленин большей из сравниваемых частоттт яв дробное число раз : "-, где А(1И Д - ЦЕПЫЕ ЧИСЛа, ПРОПОРЦ)ПОНаПЬ 1 Пт)ЕСООтВЕтотВУЮЩИМ 1 аотОтаМ -, Иг СОО 1:ветственно первой и второй пмпульсны;ПОСЛЕДОВатЕПЬНОСтЕйт, ПУТЕМ ПЗМЕ 11 ЕПК)ЦЕПОЧИСПЕННОГО КОЭ )г 1)НЦИЕПт Цгпэт)ПЯ.для чего третью импульсную поспедова., 78797тельность, полученную в результате уменьшения частоты о в Я раз, преобразуют в цифровой код Ос)возрастающий с каждым импульсом н величинус 1равную числителю дроби - 1 соАсставляющей дробную часть коэффициентаМпока бне достигнет значенияАравного или большего Дс, послечего коэффициент деления изменяют наединицу на время одного цикла делений, 10а код уменьшают на величину ДО идальнейшее его изменение приосходит,начиная с разности А -ДС, о т л и ч а ющ и Й с я тем, что, с целью уменьшенияпомех дробности, формируют код б(Цсуммированиеми Аполучают сигналфазового рассогласования ф в цифровом виде поочередно запоминая мгновенные значения кодов с(1) и бс (Ц в моменты появления импульсов второй и третьей импульсных последовательностейФс(1) и Ф(Ц таким образом, чтоочередное значение с 1 С(.) существует смомента появления очередного импульсавторой импульсной последовательностиОдо момента появления очередного импульса третьей импульсной последовательности Ф (Е), а ао (В - па остальных интервалах времени преобразуюткод Фв аналоговую форму и усредняют результат преобразования,2. Устройство для осуществления способа цифрового фазового детектированияимпульсных последовательностей на неравных частотах, содержащее цифро-ана 35логовый преобразователь, сумматор и делитель частоты .с переменным дробнымкоэффициентом деления, состоящий из блока управления, делителя частоты и накопительного регистра, к информацион 40ному входу которого подключен выход длядробной части коэффициента 5 блока управ 38 8ления, а выход переполнения накопительного регистра соединен с входом изменения коэффициента деления на единицу блока управления, к входам которого подключены шины кодов Ао и Ас а выход.для целочисленной части коэффициента ( блока управления подключен к первому входу делителя частоты, второй вход которого подключен к шине первой импульсной последовательности, о т л и ч а ющ е е с я тем, что в него введены блок ключей, запоминающий регистр, фильтр нижних частот, триггер элемент ИЛИ и три элемента задержки, через первый из которых выход делителя частоты подключен к тактовому входу накопительного регистра, выход которого соединен с первым входом блока ключей и с первым входом сумматора, второй вход которого подключен к шине кода Аои вы ход сумматора соединен с вторым входои блока ключей, управляющие входы которого соединены с выходами триггера, выход - с первым входом запоминающего регистра, выход которого через цифро-аналоговый преобразователь подключен к входу фильтра нижних частот, а второй вход сс- единен с выходом элемента ИЛИ, первый вход которого соединен непосредственно с выходом делителя частоты и через второй элемент задержки - с первым входомстриггера, второй вход которого через третий элемент задержки соединен с шиной второй импульсной последовательности и вторьм входом элемента ИЛИ. Источники информации,принятые во внимание при экспертизе 1, Патент СШЛ Мо 2490500,кл. 250-36, опублик, 6.12.49. 2, Цифровой синтезатор, -бДЗМас 1 1 есЪЮКа", М 6, 1973, с. 224-225.