Шифратор

п 1) 59 О 82 Союа Советских Социалистических Ре-, тенлик61) Дополнительное к авт. свид-ву 2) Заявлено 24.04.75 (21) 2127667/18-24 51) М Кл 26 11 С 11/06 присоединением заявки Ме Госуларствеиный комитет Совета Министров СССР(43) Опубликовано 30.01.78. Бюллетень Юе (45) Дата опубликования описания 13.02.78 53) УДК 681.327.6(088.8) оо леван изобретений и открытий(72) Авторы из обретен и: В, И, Рыжов, А. И. Мялик и В, й. Гусе(54) Щ И ф РАТ жащий ячейки ключены к вхоИзобретение относится к вычислительной технике и может применяться в автоматизированных системах управления, контроля и обработки информации,Известен шифратор, содерпамяти, выходы которых поддам элементов считывания.При считывании кода с элементов считывания на выходе шифратора присутствует информация о всех входных сигналах независимо от того, поступили на пих входные сигналы или нет. Недостаток шифратора состоит в излишестве информации, которос снижает быстродействие системы в целом 11.Известен также наиболее близкий к изобретению шифратор адресов входных сигналов, содержащий ячейки памяти, выходы которых подключены к первому входу соответствующих элементов считывания, вторыми входами подсоединенных к шине разрешения считывания, формирователи сигналов сброса, выходы которых подключены к входам соответствующих ячеек памяти, и дешифратор 21.Недостатком известного шифратора является большой период времени считывания всех адресов, так как считываются все адреса ячеек памяти независимо от того, поступил на нее входной сигнал или нет. Цель изобретения - повышение быстродеиствия путем сокращения общего времени считывания адресов.Это достигается тем, что в шифратор вве дены формирователи входных сигналов, входы которых подключены к выходам соответствующих элементов считывания, а выходы - к входам дешифратора и входам соответствующих формирователей сигналов сброса, и 10 элементы ИЛИ, первые входы которых соединены с выходамп соответствующих ячеек памяти, кроме первой, второй вход первого элемента ИЛИ связан с выходом первой ячейки памяти и с третьим входом последующего 1 о элемента считывания, а выходы всех элементов ИЛИ - с вторыми входами последующих элементов ИЛИ и с третьими входами последующих элементов считывания.Такое устройство позволяет получить навыходе дешифратора коды адресов только тех ячеек памяти, па которые поступили входные сигналы.На чертеже представлена схема шифратора.25 Шифратор содержит ячейки 1, 2, 3 памяти,подсоединенные выходами к первым входам элементов 4, 5 и 6 считывания, вторые входы которых соединены с шиной 7 разрешения считывания, Выходы элементов считыванияподключены к входам формирователей 8, 9 и 10 входных сигналов, выходы формирователей входных сигналов - к входам дешифратора 11 и входам формирователей 12, 13 и 14 сигналов сброса, а выходы формирователей сигналов сброса - к вторым входам ячеек 1, 2 и 3 памяти. Ячейки 2 и 3 памяти подсоединены выходами к первым входам соответствующих элементов ИЛИ 15 и 16. Выход элемента ИЛИ 15 подключен к второму входу последующего элемента ИЛИ 16 и третьему входу соответствующего элемента считывания.Один вход элемента ИЛИ 15 соединен с выходом ячейки 1 памяти, другой вход - с выходом ячейки 2 памяти. Входом устройства являются ячейки 1, 2 и 3 памяти, на которые поступают входные сигналы, а выходом - дешифратор 11, с его выхода снимаются кодовые сигналы адресов ячеек памяти, на которые поступили входные сигналы.Шифратор работает следующим образом.Входные сигналы запоминаются на ячейках 1, 2 и 3 памяти, выходными сигналами которых открываются элементы 4, 5 и 6 считывания. Сигналы с шины 7 считывания проходят через элемент 4 считывания и поступают на формирователь 8 входных сигналов. Выходной сигнал с формирователя 8 подается на дешифратор 11 и на формирователь 12 сигналов сброса. 1-1 а дешифраторе 11 сигнал превращается в код адреса ячейки 1 памяти и поступает с выхода дешифратора на выход устройства. Сигнал с выхода формирователя 12 сигналов сброса попадает на вход ячейки 1 памяти и устанавливает ее в состояние О. Сигнал с шины 7 считывания через элементы 5 и 6 считывания не проходит, так как они закрыты запрещающим сигналом, поступающим на их третий вход. После установки в О ячейки 1 памяти элемент 5 считывания открывается, и сигнал с шипы считывания проходит через формирователи 9, 13 и дешифратор 11 аналогично сигналу от элемента 4 считывания. После считывания адреса ячейки 2 памяти происходит аналогичный процесс считывания адреса ячейки 3 памяти.Если на ячейку памяти входной сигнал не поступил, соответствующий элемент считывания не открывается, и код адреса соответствующей ячейки памяти на выходе дешифратора отсутствует.Технико-экономический эффект заключается в том, что данный шифратор выдает адре 5 са только тех ячеек памяти, на которые поступили входные сигналы, и эффективность работы шифратора определяется количествомсчитываемых адресов за допустимый тактвремени в системе. Для систем управления с10 малым временем реакции количество считываемых адресов составляет единицы процентов от общего количества. Таким образом,эффективность работы шифратора, определяемая как сокращение времени считывания ад 15 ресов, увеличивается в десятки раз,Формула изобретенияШифратор, содержащий ячейки памяти, вы 20 ходы которых подключены к первому входусоответствующих элементов считывания, вторые входы которых подключены к шине разрешения считывания, формирователи сигналов сброса, выходы которых подключены к25 входам соответствующих ячеек памяти, и дешифратор, отличающийся тем, что, сцелью повышения быстродействия, в него введены формирователи входных сигналов, входы которых подключены к выходам соответст 30 вующих элементов считывания, а выходы - квходам дешифратора и входам соответствующих формирователей сигналов сброса, и элементы ИЛИ, первые входы которых соединены с выходами соответствующих ячеек памя.35 ти, кроме первой, второй вход первогоэлемента ИЛИ соединен с выходом первой ячейки памяти и с третьим входом последующего элемента считывания, авыходы всех элементов ИЛИ соединены с вто 40 рыми входами последующих элементов ИЛИи с третьими входами последующих элементовсчитывания.Источники информации,принятые во внимание при экспертизе45 1, Модуль ввода инициативных сигналовМВИС А 622-4 комплекса технических средствМАСВТ-М.ТУ.25,01.698.72,2. Авторское свидетельство СССР Мо 347739,кл. 6 05 В 23/02.Изд.16 осударственного по делам и 113035, Москва, Заказ 3269/711 ПО ПодписноССР Тираж 738омптета Совста Министробретений и открытийЖ.35, Раушская наб., д. 4/5 ипография, пр. Сапунова,Составитель В. Гуркина Редактор И, Грузова Техред И. Михайлова Корректор 3. Тарасова