Процессор

Своз Советских Соцнаастйчесэа Распубанк(11) 583440 6) Дополнительное к авт. свидву 22) Заявлено 26,02,7 присоединением эая 3) Приоритет 43) Опубликовано 05 1) 2329627/18 М. Кл.6060 15 иГаудврвтванный нвннтвт Саватв Мнннвтрвв СВОР в делам нзобрвтвннВ в РтнрнтнйТаг кнй радиотехнический инстнВ. Д. Калмыкова 73) Занаител) ПРОЦЕС Изобретение относится к области вы%не ф . антельной техники, в частности к процессоф рам. ИВМ и может быть использовано прн построении вычислительных систем.Известен процессор 1 , соцержашнй : 5 арнфметнко логическийблок, адресный н вспомогательный регистры, регистры оне-. ранаа и команды, аккумулятор счетчик комана н блок управления.Недостаток процессора состоит в том, чу Ю для его реализации н 6 обхопнмы значительйью затраты оборудования,Наиболее близкйм по технической сущно сти к изобретению является,процессорЯ содержащий арифмеоко логический блок, 15 первый и. второй входы которого соединены с первыми выходами блока памяти н блока выработки управлякхцнх сигналов, блок срав-нения нрноритетов символов, первый выход которого соединен через регистр кода опера Ю цни с первым входом блока выработки уп равлаапнх сигналов, первый 1 блок мага ."инной памяти, вход и выход которого соединены соответственно со вторым выходом .к первым входом блока сравнения приоритетов, Фсимволов, второй блок магазинной ндмяти, первый вход которого соединен с" первым входом процессора н выходом арифметнко логического блока, блок сннхроннэацнн, выходкоторого соединен со вторым ходом блокавыГчботкп управляющих сигналов. Второй ятретий входы блока сравнения приоритетовснмволов и второй вход второго блока магазинной памятй"соединены соответственнасо вторым входом процессора, со вторымщвтьнм выхМамн блока выработки правлаошнх скгналоВ, а второй выход блока памяти является выходом процессора.Недостаток такого процессора состоитв том, что прн решении научно-техническихзадач, записанных на некотяром алгорщмнческом яэЫке, значения аргументов функций выбираются яэ оперативного ЗУ в сви:ветствнп с символом очередного аргумента(операнда). Пля анализа символа, опрепеления адреса ячейки. ЗУ, где находится знаценне. операнда, н выборки его используется арнфметико-логический блок. Этоуменьшает бьстродействне вычислительноймашины при решении таких задач.Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, чтопредложенный процессор содержит,решифратори регистр, Кодовый вход дешифрвтора соединей с выходом второго блока магазиннойпамяти. Управляющие входы дешифраторв,регистра и блока памяти соединены с четвертым выходом блока выработки управляю-,щих сигналов. Первый выход дешифраторасоединен с информационным входом регистра,выход которого соединен с информационнымвходом блока памяти, Г горой выход дешифрвтора соединен с третьим входом арифметико-погическогобпокв,а блок памяти выпоп-15нен в виде блока ассоциативной памяти.Структурная схема процессора представлена на чертеже.Процессор, содержит врифметико-логический блок 1, блок памяти 2, регистр 3,дешифратор 4, первый блок 5 магазиннойпамяти, блок 6 сравнения приоритетов символов, регистр кода операции 7, блок 8выработки управляющих сигналов, второйблок 9 магазинной памяти и блок синхро 25ниэации 10.Процессор работает следующим образом,Задача, записанная на алгоритмическомязыке, последовательно, символ за символом, вводится в процессор так, что функ, 30циональные символы и разделители поступают по входу 11 в блок 6, а операнды(переменные и числа) по входу 12 в блок 9.И блоке 6 происходит анализ символовпутем сравнения приоритетов символа на35входе блока 6 и очередного символа, находящегося нв выходе блока 5. Если символ на входе блока 6 имеет больший приоритет, то он записывается в блок 5 и наф40чинвется анализ следующего символа, поступившего нв вход блока 6. В противномслучае на блоке 5 извлекается очереднойсимвол и записывается в регистр кода операции 7, после чего начинается анализ очередного символа.45аРегистр кода операции 7 вырабатываеткод операции,. соответствующий функциональному символу, записанному в этом регистре,По выработанному коду операции блок 850выработки управляющих символов выдает последовательность управляющих символов,синхронизированных блоком синхронизации10,По коду операции "равно (например,у щ 5) иэ блока 9 извлекается находящеесятвм очередное число, которое записываетсяв дешифратор 4, в затем переписывается врегистр 3. В это время в дешифратор 4 иэ60блока 9 звписывветс, символ очередной переменной, после чего в регистре 3 формируется слово, состоящее из символа операнда ( у ) и его значения (5), Сформированное слово , записывается в блок памяти 2 ассоциативного типа.По другим кодам операции, когда требуется вычислить значение какой либо функции, иэ блока 9 по соответствующему коду операции извлекается очередной операнд, который записывается в дешифратор 4, где анализируется, Если операнд является числом или логическим значением, то он передается на вход. блока 1, где обрабатывается. Если операнд является буквенным симаолом, то он передается в регистр 3, затем передается в блок памяти 2 как ассоциативный признак, по которому ищется ячейка памяти, в которой хранится значение операнда.После того как это значение найдено, оно передается на вход блока 1 для обработки в соответствии с кодом операции.После вычисления функции, код операции которой находится в регистре кода операции 7, ее значение передается в блок 9 для использования его в качестве очередного .операнда при вычислении соответствующей функции.Процессор работает по описанному алгоритму до окончания решения всей задачи.Предложенное.уетрцйство позволяет упростить программирование;научно технических задач и уменьшить времяна выборку операндов иэ оперативнсао. ЗУ, что уменьшает время на рещение:задач и увеличивает быстродействие в 1,5 раза. Ф о р м у л.Ъ и з о б р е т е н и я Процессор, содержащий врифметико-логический блок, первый и второй входы которого соединены с первыми выходами блока памяти и блока выработкй управляющих сигналов, блок сравнения приоритетов символов, первый выход которого соединен через регистр кода операции с первым входом блока выработки управляющихесигналов, первый блок магазинной памяти, вход и выход которого соединены соответственно со вто рым выходом и первым входом блока сравнения приоритетов символов, второй блок магазинной. памяти, первый вход которого соединен с первым входом процессора и выходом арифметико-логического блока блок синхронизв.ии, выход которого соединен со вторым входом блока выработки управляющих сигналов, причем второй и третий входы блока сравнения приоритетов символов и второй вход второго блоха магазин. Заказ 4895/54 ЦНИИПИ Гос Тираж 818арственного комитпо делам изобрете035, Москва, ЖПодписноеа Совета Министров СССРий и открытий, Раушская наб., д,4/5 Ужгород, ул, Проектная,ППП "Патент ной памяти соединены соответственно со вторым входом процессора, со вторым и трегьим выходами блока выработки управляющих сигналов, а второй выход блока памяти является выходом процессора, о тл и ч а ю щ и й с я тем, что, с целью пон вышения быстродействия, он содержит дешифратор и регистр; причем кодовый вход дешифратора соединен с выходом второго10 блока магазинной памяти; управляющие входы дешифратора, регистра и блока памяти соединены с четвертым выходом блока выработки управляющих сигналов; первый выход дешифратора соединен с информационным входом регистра, выход которого соединенс информационным входом блока памяти;второй выход дешифратора соединен с третьим входом арифметико-логического блока,а блок памяти выполнен в виде блока ассоциативной памяти,Источники информации, принятые во внимание при экспертизе:1. Каган Б, М., Каневский М, М, Цифровые вычислительные машцны. и системы. М., "Энергия", 1974, с, 385, рис. 5 27,2, Заявка % 2324477/24, кл,.б 06 ФМ 00 от 02.76, по которой подготовлено, положительное решение.