Приемное устройство цикловой синхронизации

р 578670 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союа Советских Социалистических Республик(22) Заявлено 28.04,76 (21) 2354554/18-0 1) М. Кл.2 Н 041. 7/08 с присоединением заявк Государственный ксмите Совета Министров СССР(088.8) публиковано 30,1 7. Бюллетень4 описания 03.11.77 о делан изобретен и открытий Дата опубликова 2) Авторы изобретения А. Алексеев и И. В. Мягк витель 54) ПРИЕМНОЕ УСТРОЙСТВО Ц Изобретение относится к технике связи и может использоваться в цифровых системах связи в качестве устройства цикловой синхронизации с непрерывным последовательным анализом принимаемой информации.дИзвестно приемное устройство цикло вой синхронизации с непрерывным последовательным анализом принимаемой информации. Принцип действия такого приемника основан на параллельном сравнении информации, раз ных циклов передачи, включая символы синхросигнала 11.Наиболее близким техническим решением к предлагаемому является приемное устройство цикловой синхронизации, содержащее после довательно соединенные ключевой блок, первый элемент ИЛИ, регистр сдвига и триггер управления, выход которого подключен к второму входу ключевого блока, причем первые входы ключевого блока и триггера управ ления соединены с соответствующими входами блока логического умножения, выход которого подключен к второму входу первого элемента ИЛИ и к первому входу блока выделения фазирующего импульса, выход которого 25 через второй элемент ИЛИ подключен к второму входу триггера управления, а к установочному входу регистра сдвига непосредственно, а также дешифратор комбинаций с одной единицей и дешифратор нулевых комбинаций, зо ОЙ СИНХРОНИЗАЦИИ к входам которых подключены выходы соответствующих разрядов регистра сдвига 21.Однако известные устройства сложны из-за большого объема памяти в регистре сдвига, так как длина регистра сдвига равна числу разрядов в одном цикле передачи.Цель изобретения - упрощение устройства путем сокращения числа разрядов в регистре сдвига.Для этого в предлагаемое приемное устройство цикловой синхронизации введены стробирующий блок, делитель частоты, блок изменения периода деления и счетчик комбинаций, при этом к первом входу ключевого блока подключен выход стробирующего блока, к управляющему входу которого подключен выход дешифратора нулевых комбинаций через последовательно соединенные блок изменения периода деления и делитель частоты, а выход дешифратора комбинаций с одной единицей через счетчик комбинаций подключен к второму входу блока выделения фазирующего импульса и к второму входу второго элемента ИЛИ,На чертеже приведена структур рная электрическая схема предлагаемого устройства.Приемное устройство цпкловой синхронизации содержит последовательно соелпненныс ключевой блок 1, первый элемент ИЛИ 2, регистр 3 сдвига и триггер 4 управления, выходкоторого подключен к второму входу ключевого блока 1, причем первые входы ключевого блока 1 и триггера 4 управления соединены с соответствующими входами блока 5 логического умножения, выход которого подключен к второму входу первого элемента ИЛИ 2 и к первому входу блока 6 выделения фазирующего импульса, выход которого через второй элемент ИЛИ 7 подключен к второму входу триггера 4 управления, а к установочному входу регистра 3 сдвига непосредственно, а также дешифратор 8 комбинаций с одной единицей и дешифратор 9 нулевых комбинаций, к входам которых подключены выходы соответствующих разрядов регистра 3 сдвига, стробирующий блок 10, делитель 11 частоты, блок 12 изменения периода деления и счетчик 13 комбинаций, при этом к первому входу ключевого блока 1 подключен выход стробирующего блока 10, к управляющему входу которого подключен выход дешифратора 9 нулевых комоинаций через последовательно сосдннснныс блок 12 изменения периода деления н делнтель 11 частоты, а выход дешифратора 8 комбинаций с одной единицей через счетчик 13 комбинаций подключен к второму входу блока 6 гыделения фазирующего импульса и к второму входу второго элемента И;1 И 7.Приемнос устройство цикловой синхронизации работает следующим образом.Делитель 11 частоты принимаемого сигнала с коэффициентом деления, равным числу разделяемых цифровых потоков, формирует нз поступающей на его вход тактовой частоты стробпрующие импульсы, которые с помощью стробнрующего блока 10 выделяют из поступа 1 ощсго на вход информационного сигнала посылки, принадлежащие одному из цифровых потоков, Эти посылки, пройдя через ключевой блок 1 и элемент ИЛИ 2, поступают в регистр 3 сдвига, число ячеек которого равно отоенло числа посылок в одном цикле передачи к числу разделяемых потоков, Когда червьй двоичный разряд исследуемого цифрового потока, несущий 1, появится на выходе последней ячейки регистра 3 сдвига, триггер -1 управления переключается и ключеой блок 1 прекращает пропускать посылки разделенного цифрового потока в регистр сдвига, С этого момента начинает работать блок 5 лоп 1 чсского умножения, выходные импульсы которого также записываются в регистр сдвига. Если исследуемая ветвь нс содср глп посылок синхронизирующего сигнала, то;енис 1 ратор 9 нулевых комбинаций регир сдвиг Выдсл 51 ст сигнал, который подготолп через элемент ИЛ 1 Л 7 п триггер 4 управления клочсвой блок 1. Одновременно этот жс сипал с выхода дсшифратора нулевых комбинаций регистра сдвига через блок 12 изменепия периода деления сдвинет на один гактовый интервал выделяемую последовательность делителя тактовых импульсов, котооая будет выделять с помощью стробирую 4щего блока 10 очередной цифровой поток, Однако имеется вероятность того, что при иссле довании цифрового потока, не содержащего слнхросигнала, в регистре 3 сдвига останется 5 одна единичная посылка, не принадлежащаясинхросигналу. Для уменьшения вероятности ложного фазирования распределителя последовательно с дешифратором 8 комбинаций с одной единицей включастся счетчик 13 ком бпнаций с одной единицей. Если до тех пор,пока счетчик комбинаций не превысит своего порогового значения сработает дешифратор 9 нулевых комбинаций, произойдет изменение темпа счета делителя частоты 11 и процесс 15 поиска синхросигнала начнется с очереднойцифровой ветви.Такое изменение темпа счета происходит дотех пор, пока исследованию не подвергнется цифровой поток, содержащий в себе синхро сигнал. При этом, когда в регистре 3 сдвигаостанется одна единичная посылка, принадлежащая синхросигналу, сработает дешифратор 8 комбинации с одной единицей и после последовательного повторения этой комбина ции некоторое число раз, при котором будетпревышен порог счетчика 13 комбинаций, блок выделения фазирующего импульса формирует выходной импульс, устанавливающий регистр сдвига в нулевое состояние, триггер управле ния в исходное состояние и фазирует распределитель приемной аппаратуры. Формул а изо бр ете н ия35 Приемное устройство цикловой синхронизации, содержащее последовательно соединенные ключевой блок, первый элемент ИЛИ, регистр сдвига и триггер управления, выход которого подключен к второму входу ключе вого блока, причем первые входы ключевогоблока и триггера управления соединены с соответствующими входами блока логического умножения, выход которого подключен к второму входу первого элемента ИЛИ и к пер вому входу блока выделения фазирующегоимпульса, выход которого через второй элемент ИЛИ подключен к второму входу триггера управления, а к усгановочному входу ре.истра сдвига непосредственно, а также де шифратор комбинаций с очной единицей идешифратор нулевых комбинаций, к входам которых подключены вьходы соответствующих разрядов регистра сдвига, отличающ е е с я тем, что, с целью упрощения устрой ства путем сокращения числа разрядов в регистре сдвига, вв-дены стробирующий блок, делитель частоты, блок изменения периода деления и счетчик комсилаций, при этом к первому входу ключевого блока подключен выход 60 стробнрующего блока, к управляющему входукоторого по:кочен выход дсшифратора нулевых комбинаций через последовательно соединенные блок изменения периода деления и делитель частоты, а выход дешнфратора ком бшнщпй с одной единицей через счетчик ком578670 Составитель А. МеньшиковаТехред А. Камышникова Редактор Е. Караулова Корректор А. Степанова Заказ 2456/5 Изт Ъ 889 Тираж 818 НПО Государственного комитета Совета Министров СССР по делам пзооретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Подписное Типография, пр. Сапунова, 2 бинаций подключен к второму входу блока выделения фазирующего импульса и к второму входу второго элемента ИЛИ.Источники информации,принятые во внимание при экспертизе 61. Патент США ЛЪ 3588703, кл. 325-58,очубч 19712. Мартынов Е. М. Синхронизация в системах передачи дискретных сообщений. М., 5 Связь, 1972, с. 152 - 158.