Ячейка памяти матричного коммутатора

Союз Советских Социалистических Республик(21)216715 Ъ. Кл, С 11 С 11/00 1 03 К 17/О" киГосударстаенный комитет Совета Министров СССР по делам иаооретений и открытий) Дата опубликования списания 29.11,77 72) Автор изобретения В. В, Жила 71) 3 аявител т им. В.Д отехнический инс ганрогски мыко) ЯЧЕЙКА 11 АМЯТИ ДЛЯ МАТРИЧНОЮ КОММУТАТО о нес ольким коор ким координ , в этой яч ные и управлто увеличи динатным шинаматным шинам тейке, разделены инфяюшие координатныевает число выводов в и К рг ор несколь ме тог аци шины, ячейке кроме тригсторов и тригать Изобретение относится к области автоматики и вычисли.епьной техники и может быть использовано в вычислительных сре дахеИзвестны ячейки памяти для матриччого коммутатора, позволяющие производить последовательную сборку соединительных путей подачей сигналов по координатным шинам.Одна из известных ячеек памяти 111 со держит триггер, прямой выход которого соединен с переключающими МОП-транзисторами. Вход установки триггера соединен с трехвходовым элементом И а вход сброса - с шиной управления. Переключением МОП-транзисторов управляет триггер, который устанавливается в единичное состъяние пря одновременном появлении на входах трехвходового элемента И сигналое горизонтального и вертикального поиска и сигнала установки соединения. Однако такая ячейка памяти для коммутирующей матрицы не позволяет производить поиск нескольких точек соединения путем одно временной побачи управляющих сигналов Известна ячейка, содержащая 1"ерв, переключающих МОП-транз трехвходового элемента И, дополнительный МОП-транзистор, включенный между переключающими МОП-транзисторами и триггером 12 . Эта ячейка позволяет оставлять переключающие МОП-транзисторы в неизме- ном состоянии в момент переключения гера. Такая ячейка имеет те же недо т ки, что и ячейка 11,Наиболее близким техническим решен- .ем к изобретению является ячейка памяти . 13, содержащая триггер, грямой выход которого соединен с первым входом первого элемента И, второй в:;од которого соединен с соответствующей координатной шиной Х . Выход первого элемета И соединен с первыми входами элеметта запрета и второго элемента И, второй акад которси осоединенпервой шиной управления. Второй вход алемента запрета соединен со второй шиной управления, а выход элементас координатной шиной 1 .Эта ячейка памяти пе позволяет проводить 5поиск нескольких точек соединения подачей управляющих сигналов одновременно понескольким координатным шинам Х и несколь-ким координатным шинам г, так как в етомслучае в матричном коммутаторе появляются ложные точки соединения и существенно снижаетгя ее быстродействие.Целью изобретения является повь 1 шениебыстродей: .,я ячейки памяти.Поставленная цель достигается тем, 15что преддоженная ячейка памяти содержитэлемент ИЛИ и алемент сравнения, первыйвход которого соединен с координатной .шиной У , второйвход - со второй шино 6управления, третий вход - с соответству- фющей координатной шиной Х , четвертыйвход - с третьей шиной управления, пятый вход - с прямым выходом триггера,вход установки которого соединен с первым выходом алемента сравнения. Входсброса триггера соединен с выходом элемента ИЛИ, входы которого соединены соответственно со вторым выходом элемента сравнения и с выходом второго элемента И.ЗОНа чертеже представлена фунгягиональнаясхема ячейки памяти матричного коммута.тора,Элемент 1 сравнения предназначен для сравнения адресных кодов и выработки сиг налов равенства иди неравенства кодов и .состоит из элемента 2 сложения по моду- лю два,алементов И 3 и 4 и элемента ИЛИ 5. Входы элемента 2 соединены с со О ответствующей координатной шиной )( 6 и координатной шиной У 7, Прямой выход элемента 2 соединен со входом элемента И 4, а инверсный - со входом элемента И 3, Вторые входы этих элементов И соединены с шиной управления 8, а третьи - с выходом элемента ИЛИ 5. Выход элемента И Э является первым выходом, а выход элемента И 4 - вторым выходом элемента 1 сравнения. Входы элемента ИЛИ 5 сое- ф динены с шиной 9 управления и с прямым выходом триггера 10.Триггер 10 предназначен ддя управления работой элемента 1 сравнения и элемента И 11,яЭлемент И 11 является частью соединительного пути. Управляющий вход элемента И 11 соединен с прямым выходом соответствующего трнгг ра 10, е информационный - с шиной Х 6, Выход элемента И 11 соединен со входом элемента 12 запрета дляпередачи информационного сообщения н совходом элемента И 1 3 для передачи сигналаразборки, поступающего по соответствующей шине Х 6.Элемент 12 запрета предназначен дляблокировки передачи информации с выходаэлемента И 11 на шину т 7 в режимесборки соединительного пути и для разрешечия ее поступления в режиме передачиинформационного сообщения. Запрещающийвход атого элемента соединен с шиной 8,Элемент И 13 предназначен для выработки сигнала, сбрасывающего триггер 10в нулевое положение. Его выход черезэлемент ИЛИ 14 соединен со входом сброса триггера 10, а второй вход - с шиной15 управления,Ячейка работает следующим образом.Для сборки соединительных путей пошине 8 подается сигнал сборки, которыйзапрещает передачу информации через элемент 1 2 запрета и подготавливает элементы И 3 и 4 к работе. Поиск точек соединения в матричном коммутаторе, состоящем из таких ячеек, производится передачей по шине У 7 кода ее адреса, а по каждой шине М 6 кода адреса той шины У 7,с которой необходимо ее соединить. Коды,поступающие по шинам У 7 и Х 6, поразрядно поступают на элементы 2. При равенстве поступивших разрядов единичный сигналпоявляется на инверсном выходе элемента 2,при неравенстверазрядов - на прямом выходе элемента 2, Одновременно с поступлением на элемент 1 сравнения первых разрядовсравниваемых кодов на элементы И 3 и 4через эдемент ИЛИ 5 поступает запускающий импульс с шины 9. Если первые разряды кодов одинаковы, то единичный сигнал с инверсного выхода элемента 2 проходит через элемент И 3 на вход установкитриггера 10 и переводит его в единичноесостогпгие. Потенциал с прямого выходе триггера 10, поступая через элемент ИЛИ 5на элементы И 3 и 4, разрешает сравнениеследующих разрядов. Каждый следующий снгь.равенства подтверх;дает единичное состояние триггера 10, Сигнал неравенства,выработанный элементом 2 на любом шагеср;внепня, пройдя через адементы И 4 иИЛИ 14 устанавливает триггер 10 в нулвое состояние и тем самым прекращает дальнейшее сравнение на атом элементе 1 сравнения. Сборка соединительных путей заканчивеется после прохождения последних раэрядоекодов по координатным шинам. Для этого сшины 8 снимается сигнал сборки. Триггеры10 на которые не был оден сигнал aеравеиства, остаю-я в единичном со"тоянии и удер. ехоед М, Левицкая Корректор Н. ЯцемирскаяЗаказ 4042/36 Тирюк 729 ПодписноеЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д. 4/5 филиал ПГ 1 П Патент, г, Ужгороп, уп. Проектная, 4 живают элементь И 11 в открытом состоинии.1 ри разборке"соединительного пути сигналразборки, поступающий по шине 15, подготавливает элемент И 13 к работе. Сигнал,поступающий по соответствующей шине6, пройдя через элементы И 11 И 13 иИЛИ 14 устанавливает триггер 10 в нулевое состояние.Предложенная ячейка памяти позволяет 10производить одновременную сборку всех неь.обходимых соединительных путей в коммутирующей матрице, что существенно повышает ее быстродействие, Время на поиск всех точек соединения при использ 15вании описанных ячеек определяется разрядностью Ь кодов адресов. Если необходимо найти М точек соединения, то посравнению с последовательным поискомвремя поиска сокращается в И/1 раз.20Чем больше точек соединения необходимонайти, тем больше сокращается время поиска, т.е. тем выше быстродействие схемы,Формула изобретения Ячейка памяти для матричного коммутатора, содержащая триггер, прямой выход которого соединен с первым входом первого элемента И, второй вход которого соединен с сответствующей координатной шиной Х, выход первого эль.епта И соединен с первыми входами элемента запрета и второго элемента И, вторй вход которого соединен с первой шиной управпечия, второй вход элемента запрета соединен со второй шиной управления, а выход- с к ординатной шиной У, о т п и ч а ю щ а я с я тем, что, с цепью повышения быстродействия ячейки, она содержит элемент ИЛИ и элемент сравнения, первый вход котор ого соединен с координатной шиной У, второй вход со второй шиной управления, третий вход -с соответствующей координатной шинойХ, четвертый вход- с третьей шиной управления, пятый вход- с прямым выходом триггера, вход установки которого соединен с первым выходом элемента сравнения, а вход сброса триггера соединен с выходом элемента ИЛИ, входы которого соединены соответственно со вторым выходом эпеЭмента сравнения и с выходом второго эяемента И,Источники информации, принятые во внимание при экспертизе:1, Патент франции Ж 2052043,кл. Н 03 К 17/00, опубл, 1871,2., Патент франции М 2071181/А/,кл. Н 04 С 3/ОО, опубл. 1971,3. Авторское свидетельство СССР