Устройство для получения показательностепенной функции

Союз Советских Социалистических РеспубликО П И С А Н И Е д,) 575647ИЗОБРЕТЕНИЯ К АВУОеа СКОМУ СВИДЕТЕЛЬСТВУ(51) М. Кл. Й 06 Г 7/Э 8 с присоединением заявки-Гасударственный комитет Совета Министров СССР па делам изобретений и открытий(45) Дата опубликования описания 29,10,77(54) УСТРОЙСТВО ДЛЯ ПОЛУЧЕНИЯ ПОКАЗАТЕЛЬНО-СТЕПЕННОЙ ФУНКЦИИ Изобретение относится к области цифровой вычислительной техники и может быть применено при аппаратной реализации операции вычисления функции ф: х в ЦВМ и системах для управления и регулирования. 5Известно устройство для вычисления степеннык функций 111, содержащее цифровые масштабные и следящие интеграторы, состоящие из сумматоров, счетчиков, регистров и логических элементов. 10Из известных устройств наиболее близким по технической сущности к изобретению является ЗУ для ввода. функциональных зави симостей в ЦВМ 21, содержащее первый входной регистр, выходы старших разрядов 15 которого соединены со входом первого зала минающего блока и первым входом второго запоминающего блока, а выход младших разрядов - с первым входом первого блока умножения, второй вход которого соединены с 20 выходом первого запоминающего блока а7 выход - с первым входом сумматора.Недостатком такого устройства является большой объем памяти для хранения постоянной информации при воспроизведении функций 25 двух переменных, так как зйачения функциизадаются в опорных точках многоразрядным кодомЦелью изобретения является повышениеточности работы устройства.Поставленная цель достигается тем, чтов предложенное устройство введены второйвходной регистр, второй и третий блокиумножения. Выход старших разрядов второгорегистра соединен со вторым входом второго запоминающего блока, а выход младшихразрядов - с первым входом второго блокаумножения, второй вход которого соединенс первым выходом второго блока умножения,а выход- со вторым входом сумматора.Выход сумматора подключен к первому входутретьего блока умножения, второй вход которого соединен с выходом второго запоминающего блока.,На чертеже представлена блок-схема предложенного устройства.Устройство состоит из входных регистровХ и 2, в которые заносятся значения основания и показателя степени соответственно,запоминающих блоков 3 и 4, блоков умножения 5-7 и сумматора 8 параллельнэгэдействия,Разрядная сетка регистров 1 и 2 разбита на две равные группы старших и младших разрядов. В блоке Э по адресу, определяемом старшими разрядами регистра 1,записаны значения натурального логарифма,В блоке 4 по адресу, определяемому старшими разрядами 1 и 2, одновременно эаписаУстны значения Е, Х и частное схст ладшие разряды регистров 1 и 2 подсоединенысоответственно к первым входам блоковумножения 5 и 6, на вторые входы котсрых подсоединены выходы блоков 3 и 4.Второй выход блока 4 соединен сэ вторым 15входом блока 7. Выходы блоков 5 и 6 соединены с двумя входами сумматора 8, натретий вход которого структурно поданаединица, Выход сумматора соединен с первым входом блока умножения 7, выход кс 20торого является выходом устройства.Блоки 57 могут быть реализованы полюбэф схеме, например пэ табличной нааносторонней памяти), В последнем случае быстродействие устройства максимально. Устройство работает следующим образомПосле записи в регистры 1 и 2 кодов чисел Х и У значения их старших разрядов з 0 считывают из запоминающих блоков 3 и 4 соответственно значениям натурального логарифма кода, определяемого старшими разрядами Х т и двух значений, записанных по одному адресу, - Х и у /Х 35 В втором цикле работы полученные значения логарифма и частного умножаются в блоках 5 и 6 на значения кодов в младших разрядах регистров 1 и 2 соответственно, Полученные произведения суммируются в третьем 40 цикле с числовой единицей в сумматоре 8, В четвертоМ цикле работы значение кода умножается на результат суммирования первых произведений. Результат умножения является значением искомой функции;Г, Х, 45Быстродействие устройства определяется временем выполнения операций умножения во втором и четвертом циклах. При реализации блоков 5-7 на односторонней памяти время умножения соответствует времени 50 обращения к памяти и численно равно нескольким мксек,Общее время получения показательно-степенной функции в атом случае равно промежутку четырех обращений к памяти, При реализации блоков 5-7 обычными параллельными или последовательными схемами умножения при небольшом числе разрядов одного иэ сомножителей время умножения повышается незначительно. во При атом погрешность вычисления функции на нескэлькэ порядков меньше допустимой, так как точность, требуемая в задачах управления и регулирования, не превышает в настоящее время двенадцати двоичных разрядов.По сравнению с известными аналогичными устройствами со сравнимым быстродействием предложенное устройство требует значительно меньшего объема памяти, Например, для реализации известного уст- ройства при точности в двенадцать двоичных разрядов требуется память, объемом в 65 536 слов и 256 слов. Для реализации предложенного устройства при той же точности требуется 4096 слов и 64 слова, следовательно, техническая реализация устройства не встречает трудности, так как все блэки выпускаются серийно в интегральном исполнении. Устройство может быть выполнено в виде одной БИС.Предложенное устройство совмещает требования максимального быстродействия и эптимальнэго исцользования аппаратуры, эбладает однородной и регулярной структурой. Использование устройства целесообразно в качестве специализированного вычислительного блока для выполнения операции вычисления показательно-степенных функций при различных значениях основания степени в реальном масштабе времени и при высокой частоте обращения к этой операции.формула изобре тенияУстройство для получения показательно- степенной функции, содержащее первый входной регистр, выхэды старших, разрядов кэтэрогэ соединены со входом первого заломинающегэ блэка и первым входом второго запоминающего блока, а выход младших разрядов с первым входом первого блока умножения, второй вход которого соединен с выходом первого запоминающего блока а выходс первым входом сумматора, э т л и ч а юш е е с я тем, что, с целью повышения точности работы, в него дополнительно введены второй входной регистр, второй и третий блоки умножения причем выход старших разрядов второго входного регистра соединен со вторым входом второго запоминающего блока, а выход,падших разрядов - с первым входом второго блока умножения, второй вход которого соединен с первым выходом второго блэка умножения, а выход - сэ вторым входом умматэра, выход которого подключен к первому вх,;д третььгэ блокаЗаказ 4036/34 Тираж 818 Подписное БНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж,и Раушская наб., д.4/5Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 умножения, второй вход которого соединен с выходом второго запоминающего блока,Источники информации, принятые во внимание при экспертизе; 1. Авторское свидетельство СССР Ж 369565, кл. Й 06 Г 7/38, 1970 г. 2. Авторское свидетельство СССР М 321844, кл. Су 11 В 5/00, 06.71,