Задающее устройство

0103 СОВЕТСКИХОЦИАЛИСТИЧЕСКИЕСПУБЛИК 158824 П 9 2 Р 5/ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ИСАНИЕ ИЗОБРЕТЕНИЯ 46) 30.02.93 21) 4361227/ 22) 11.01,88 72) В,И.Котене утилин, А.А.Ос(54) ЗАДА 1 ОЩЕЕ УСТРОЙ (57) Изобретение относит ке и может найти примене программного изменения раметров электропривод рости, Целью изобре ротехниоиствах мых памер ско- ляется ся к элект ние в уст соэдава ов, напри тения я носится к электротехниименение в устройствах нения задаваемых параодов, например скороИзобретение от ке и может найти пр программного изме метров электропри сти,о блока 18 ержит тчик 1 гратор ервый к его ниже- торой .й 7 и оде первого интегратоходе второго блока 17 юча 3ут)пока 4 ВТОРСКОМУ СВИДЕТЕЛЬСТВУ Целью изобретения является повыше ние точности задания программы при суще ственно отличающихся темпах нарастания снижения выходного сигнала.На фиг.1 представлена функциональна схема устройства; на фиг.2 - временные диаграммы изменения состояния блоков исиг налов на их выходах, гдеа - сигнал на выхра 2;б - сигнал на вьсравнения;в - состояние параллельного кл сброса("1" - разомкнут,"0" - замкнг - сигнал на выходе первого б сравнения; повышение точности задания программы при существенно отличающихся темпах нарастания и снижения выходного сигнала, Устройство содержит интеграторы 2, 15, 19, эадатчик 1 начального напряжения, задвтчик 16 времени цикла, задатчик 5 начала замедления, задатчики 9 и 10 максимального и минимального уровней выходного сигнала, задатчики 13 и 14 темпа нарастания и снижения. блоки 12 и 18 умножения и ключи 7, 8. 20. 21, 22, 23. Формирование программ нарастания и снижения выходного сигнала осуществляется интеграторами 15 и 19 с различными и независимыми постоянными времени интегрирования. чем достигается поставленная цель. 2 ил. д - сигнал на выходе первого сумматорд 6е - сигнал на выходе компаратора 11;ж - сигнал на выходе первого блока 12умножения;з - сигнал на выходе второгумножения:и - сигнал на выходе второго интегратора 15;к - сигнал на выходе третьего интегратора 19;л - сигнал на выходе устройства,Задающее устройство (фиг.1) содвключенные последовательно заданачального напряжения, первый инте2 с параллельным ключом 3 сброса, пблок 4 сравнения с подключеннымвторому входу эадатчиком 5 начала сния выходного сигнала. сумматор 6, ви третий входы которого через перввторой 8 ключи соединены с задатчиками 910 20 30 40 50 и 10 соответственно максимального и минимального уровней выходного сигнала, компаратор 11, второй вход которого соединен с выходом устройства, первый блок 12 умножения, вторым входом соединеннцй с эадатчиком 13 темпа нарастания вцходного сигнала, а также задатчик 14 темпа снижения выходного сигнала, второй интегратор 15, эадатчик 16 времени цикла и второй блок 17 сравнения, Управляющие входы первого 7 и второго 8 ключей подсоединены к выходу первого блока 4 сравнения, а выходы первого интегратора 2 и задатчика 16 времени цикла - к входам второго блока 17 сравнения, выход которого подключен к управляющему входу параллельного ключа сброса первого интегратора 2.Устройство содержит также втарЬй блок 18 умножения, третий интегратор 19 и ключи 20-23, управляющие входы которых подключены к выходу первого блока 4 сравнения. Входы второго блока 18 умножения соединены с эадатчиком 14 темпа снижения выходного сигнала и входом первого блока 12 умножения. Выходы первого 12 и второго 18 блоков умножения через третий 20 и четвертый 21 ключи соединены с входами соответственно второго 15 и третьего 19 интеграторов, выходы которых подключенц соответственно к неподвижному замыкаю. щему и неподвижному размыкающему контактам шестого ключа 23, а входы установки начальных условий - к неподвижным соответственно раэмыкающему и замыкающему контактам пятого ключа 22, подвижный контакт которого соединен,с выходом сумматора б, Подвижный контакт шестого ключа 23 является выходом устройства.Устройство работает следующим образам,Время полного цикла изменения выходного сигнала устройства задается с помощью напряжения задатчика 16, Скорость нарастания напряжения на выходе первого интегратора 2 устанавливается напряжением задатчика 1. Напряжение на выходе первого интегратора 2 нарастает по линейному закону(фиг,2,а). Момент времени 11, при котором начинается снижение выходного сигнала устройства, устанавливается эадатчиком 5. Максимальный и минимальный уровни выходного сигнала устройства регулируются задэтчиками соответственно 9 и 10, а темпы нарастания и снижения - задатчиками 13 и 14:Для формирования времени. цикла 1 ц выходное напряжение первого интегратора 2 сравнивается с напряжением задатчика 16 ва втором блоке 17 сравнения. В момент равенства этих напряжений на выходе блока 17 появляется импульс напряжения (фиг.2,б), Ключ 3 замыкэется (фиг,2,в), что приводит к интенсивному снижению напряжения на выходе первоо интегратора 2 (фиг.2,а). При достижении этим напряжением нулевога значения вновь срабатывает второй блок 17 сравнения (фиг.2,б), ключ 3 размыкается (фиг,2,в) и цикл повторяется.При равенстве напряжений первого интегратора 2 и эадатчикэ 5 (мамент времени ц на фиг.2,а) на выходе первого блока 4 сравнения устанавливается нулевое значение сигнала (фиг.2,г), а в момент 1 ц - максимальное, На интервале времени 11 - О, когда напряжение на выоде блока 4 сравнения максимально, срабатывает первый ключ 7 и на выходе сумматора 6 устанавливается сигнал эадатчика 9 максимального уровня (фиг.2,д). Соответственно на интервале 1 ц -11, когда сигнал на вцхаде блока 4 сравнения равен нулю, с помощью ключа 8 нэ выходе сумматора б устанавливается сигнаЛ зэдатчика 10 минимального уровня.С появлением на выходе сумматора 6 максимального уровня сигнала нэ интервале т 1 - О на выходе компараторэ 11 также устанавливается максимальный уровень сигнала (фиг.2,е), который, будучи умноженным на сигнал задатчикэ 13 в первом блоке 12 умножения, поступает через замкнутый в эта время третий ключ 20 на вход второго интегратора 15. Напряжение иа выходе интегратора 15 начинает нарастать по линейному закону (фиг,2,и) и через шестой ключ 23 поступает на второй вход компаратора 11, В момент равенства напряжений на входах компаратора 11 ега выходной сигнал (фиг.2,е), а также сигнал нэ входе второго интегратора 15 становятся равными нулю, а на выходе интегратора сохраняется достигнутый уровень сигнала (фиг.2,и),В момент 11 напряжение на выходе первого блока 4 сравнения становится равным нулю, переключаются ключи 7, 8, 20, 21, 22, 23 и начинается формирование программы снижения выходного сигнала устройства (фиг,2,к),Напряжение с выхода коммутатора(фиг,2,е) перемнажэется с Напряжением зэдатчика 14 вторым блоком 18 умножения и чеоез замкнутый четвертый ключ 21 поступает на вход третьего интегратора 19, Напряжение на выходе интегратора 19 начинает снижаться по линейному закону и через ключ 12 поступает на второй вход компаратора 11. Когда напряжения на входах компаратора 11 станут равными, сигнал нэ ега выходе.и на входе третьего интегратора 19 будет равен нулю, а на выходе интегратора 19 будет сохраняться достигнутый уровень сигнала (фиг.2,к) до конца цик 15882 Л 5ла. В результате на выходе устройства за цикл будет сформирована программа изменения выходногосигнала, представленная на фиг,2, л,Задание программы с существенно отличающимися темпами нарастания и снижения выходного сигнала осуществляется за счет интеграторов 15 и 19 разными и независимыми значениями постоянных времени интегрирования, чем обеспечивается достижение поставленной цели,Формула изобретения Задающее устройство. содержащее включенные последовательно зэдатчик начального напряжения, первый интегратор с параллельным ключом сброса, первый блок сравнения с подключенным к его второму входу задатчиком начала снижения выходного сигнала, сумматор, второй и третий входы которого через первый и второй ключи соединены с задатчиками соответственно максимального и минимального уровней выходного сигнала, компарэтор, второй вход которого соединен с выходом устройства, первый блок умножения, вторым входом соединенный с задатчиком темпа .нарастания выходного сигнала. э также эадатчик темпа снижения выходного сигнала, второй интегратор, эадатчик времени цикла , и второй блок сравнения. при этом управляющие входы первогои второго ключей под. -.соединены к выходу первого блока сравнения, а выходы первого интегратора и эадатчика времени цикла - к входам второго 5 блока сравнения, выход которого подключен к управляющему входу параллельного ключа сброса первого интегратора, о т л ич а ю щ е е с я тем, что, с целью повышения точности задания программы при сущест венно отличающихся темпах нарастания иснижения выходного сигнала, в него введены второй блок умножения, третий интегратор и четыре ключа, управляющие входы которых подключены к выходу первого бло ка сравнения, при этом входы второго блокаумножения соединены с задатчиком темпа снижения выходного сигнала и входом пер.вого блока умножения, выходы первого и второго блоков умножения через третий и 20 четвертый ключи соединены с входами соответственно второго и третьего интеграторов, выходы которых подключены соответственно к неподвижному замыкающему и неподвижному раэмыкающему кон тактам шестого ключа, э входы установкиначальных условий - к неподвижным соответственно раэмыкающему и замыкающему контактам пятого ключа, подвижный кон такт которого соединен с выходом суммато ра, а подвижный контакт шестого ключаявляется выходам устройства,СТЗВИТВЛЬ В,ПОСОВЛОВРВД М.МОРГВНТВЛ Редактор Т,Куркова ТВк Коррвктор е.1 Вмборскв ИЯГИ ПРИ изводствГ.оно-иэгвтвльский комбиндт "Г 13 твнт", Г, уФГОрод, ул.1 эГЯринв, 10 Заказ 1102 ТиражВНИИПИ ГОСУДЛРстввнцоГО:;ю113035. Мо 11 ООИСНОВ ИТВТВ БО ИВОГ:,рВТВНИяГи И ОТКРЫ кйВ, А.-35. РВУОзскдЯ нвб 4,5