Управляемый делитель частоты

ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ156 ЗУ 28 Союз Советских Социалястимескмх Республик(22) Заявлено 09,06,75 (21) 2142327/21 М. Кл.2 Н ОЗК 23/ присоединением заявкиосударственныи комите Совета Министров СССР еа делам изоеретений. Фурман и М, Г, Рохман 71) Заявителт арьковский ордена Ленина политехнический институт имени В, И. Ленина(54) УПРАВЛЯЕМЫЙ ДЕЛИТЕЛЬ ЧАСТ 1Изобретение относится к информационно- преобразовательной технике и может использоваться в дискретных системах измерения и управления скоростью, в которых скорость как параметр представляется в частотной форме. 5Известно устройство для деления частоты, содержащее реверсивный счетчик и элементы совпадения 11.Однако это устройство выполнено на значительном оборудовании. 10Известно также устройство, содержащее блоки сравнения, управляющие входы каждого из которых соединены с выходами декад делителя частоты и счетчика, триггеры и элементы И 21, 15Однако в выходной импульсной последовательности имеет место сильная неравномерность, определяющаяся скважностью работы управляющего триггера, пропорциональной введенному значению коэффициента деления. 2Целью изобретения является уменьшение неравномерности следования выходных импульсов.Это достигается тем, что в предлагаемыйуправляемый делитель частоты введен элемент ИЛИ, входы которого подключены к выходам элементов И, управляющий вход каждого из которых соединен с выходом соответствующего блока сравнения, информационныйвход первого элемента И соединен с входом 3 первои декады делителя частоты, а информационные входы других элементов И - с единичными выходами триггеров, тактирующие входы которых подключены к входам соответствующих декад делителя частоты, а установочные входы объединены и подключены к входу первой декады делителя частоты, при этом каждый блок сравнения содержит управляемый триггер, логические элементы И - НЕ и 2 И - ИЛИ, управляющие входы которых подключены поразрядно к единичным и нулевым выходам декады делителя частоты и счетчика, а выходы через один из логических элементов И - НЕ - к С-входу управляемого триггера, 0- и Р-входы которых подключены к выходам других логических элементов И - НЕ, входы которых подключены к управляемым входам логических элементов 2 И в И,На фиг, 1 представлена структурная электрическая схема предлагаемого управляемого делителя частоты; на фиг. 2 - структурная электрическая схема блока сравнения.Управляемый делитель частоты содержит декадный делитель частоты 1, декадный счетчик 2, блоки сравнения 3, 4 и 5, триггеры 6 и 7, элементы И 8, 9, 10, элемент ИЛИ 11, инвертор 12.Каждый блок сравнения содержпг правляющий триггер 13, элементы И - НЕ 14, 15, 16, элементы 2 И - ИЛИ 17 - 20, Индексами 21 - 245 1 О 15 обозначены управляющие входы одного из блоков сравнения, подключенные к единичным входам декад счетчика 2, индексами 25 - 28 - управляющие входы, подключенные к нулевым входам декад счетчика 2, индексами 29 - 32 - управляющие входы, подключенные к единичным входам декад делителя частоты 1, индексами 33 - 36 - управляющие входы, подключенные к нулевым входам декад делителя частоты 1, индексом 37 - тактирующий вход блока сравнения, Тактирующие входы блоков сравнения объединены и подключены через инвертор 12 к входу первой декады делителя частоты 1, выходы элементов И- -НЕ 14, 15, 16 связаны в каждом блоке сравнения соответственно с В-, С-, Я-входами управляющих триггеров 13, единичные выходы которых связаны с управляющими входами элементов И 8, 9, 10, информационные входы которых подключены: для первой декады - к входу первой декады делителя частоты 1, для последующих - к единичному выходу триггеров 6, 7, тактирующие С-входы последних подключены к входам своих декад делителя частоты 1, а установочные инверсные Р-входы объединены и связаны с входом первой декады этого делителя. Выходы элементов И 8, 9, 10 подключены к вхдам трсхвходового эемс1 ИЛИ 11.Работа упраи,5 емого дслнтел частоты заключается в формировании на выходе элемента ИЛИ 11 выходной импульсной последовательности, среднее число импульсов в которой за каждый цикл заполнения делителя частоты 1 определяет выходную частоту устройства вых. Установка по коэффициенту деления ВВО- дится в счетчик 2 в виде числа управляющих импульсов Ж равного количеству импульсов на выходе устройства на каждые 10" импульсов входной частоты (и - число декад управляемого делителя частоты),Управление сводится к тому, что управляющий триггер 13 каждого блока сравнения открывает элемент И 8 (9, 10) для прохождения входной частотына один из входов элемента ИЛИ 11 на переднем фронте первого импульса, поступающего на декаду делителя частоты 1 после каждого ее переполнения (появление сигнала на выходе элемента И - НЕ 16) и закрывает элемент И 8 (9, 10) после поступления на вход указанной декады числа импульсов, равного числу, записанному в соответствующую декаду счетчика 2 (исчезновение сигнала на выходе элемента И - НЕ 15). Во избежание сбоев в схеме, связанных с задержкой на прохождение сигналов в декадах делителя частоты, сброс управляющего триггера 13 производится на заднем фронте импульса входной частоты 1 благодаря наличию инвертора 12 и тактированию блоков сравнения по входам 37. С целью избежания 25 31 35 40 45 50 5 д 60 сбоев при нулевом значении числа уставки в одной или нескольких декадах счетчика 2 введена блокировка, запрещающая срабатывание управляющего триггера 13 в этом случае (отсутствие сигнала на выходе элемента И - НЕ 14),Таким образом, элемент И 8 (9, 10) для каждой декады в момент прохождения через эту декаду десятого импульса всегда закрыт, что исключает совпадение импульсов разных декад на входах элемента ИЛИ 11.Таким образом, на выходе устройства образуется выходная импульсная последовательность, которая характеризуется частотой,1 2 и где Ь 1, Л 2, ", Л - составляющие числа уставки Л записанного в десятичном коде в и-декадном счетчике 2. Формула изобретения 1. Управляемый делитель частоты, содержащий блоки сравнения, управляющие входкаждого из которых соединены с Выходами декад дс./11 сл 5 11 стоты 1 сст 111 к 1, риОры 11 элеме 1 ггы И, отл и ч а ю щийс тем, что, с целью уменье 15 Неравномерности следования выходных импульсов, В него введен элемент ИЛИ, входы которого подключены к Выходам элементов И, управляющий вход каждого из которых соединен с выходом соответствующего блока сравнения, информационный вход первого элемента И соединен с входом первой декады делителя частоты, а информационные входы других элементов И - с единичными выходами триггеров, тактирующие входы которых подключены к входам соответствующих декад делителя частоты, а установочные входы объединены и подключены к входу первой декады делителя частоты.2. Делитель частоты по п. 1, о т л и ч а ющ и й с я тем, что каждый блок сравнения содеркит управляемый триггер, логические элементы И - НЕ и 2 И - ИЛИ, управляющие входы которых подключены поразрядно к единичным и нулевым выходам декады делителя частоты и счетчика, а выходы через один из логических элементов И - НЕ - к С-входу управляемого триггера, Й- и х-входы которого подключены к выходам других логических элементов И - НЕ, входы которых подключены к управляемым входам логических элементов 2 И - ИЛИ.Источники информации, принятыс во внимание при экспертизе1. Патент Японии М 47 - 51535, кл, 98 (6) С 32, 1972.2. Патент ФРГ Мо 1231300, кл. 21 а 36/22, 1966."Г иг 1 2 Г Р 1 Составитель М. АудрингТехред М. Семенов Корректор И. Позняковская Редактор Е. Караулова Типография, пр. Сапунова, 2 Заказ 1663/8 Изд.623 Тираж 1080 Г 1 одпцсное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений ц открытий 113035, Москва, Ж, Раушская цаб., д. 45