Устройство для обнаружения ошибок

) М. Кл. присоединением заявки И Государственный комитет Совета Министров СССР оо делам иеооретвний и открытий(45) Дата опубликования о К 621,391 (088.8) Бюлле Авторызобретенн Федюковс кий(54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБО оф Однако извести зуется невысокой приема кодовой ко;ния проверочных ра Цель изобретен сти правильного пройс арактериправильного роятностью бинации из-за кажего код рядов избь - повыше е вероятно- комбинации. ема кодов Изобретение относится к технике перИда чи данных, может использоваться в устройствах зашиты от ошибок в системах передачи данных без обратной связи,Известно устройство для обнаружения ошибок, содержащее входной блок, выход которого подключен ко входу блока фазирования, а через стробирующий блок и первый счетчик несовпадений - ко входу первой схемы совпадения, ко второму входу кото рой,подключен выход стробируюшего блока через второй счетчик несовпадений, второй выход которого подключен ко входам блока обнаружения ошибок и регистра памяти, соединенного с выходом схемы сборки, при атом тактовый выход блока фазирования ;,подключен ко второму входу стробирующего блока. В предлагаемое устройство дополните ьно введены интегратор, дешифратор. и втрая схема совпадения; при атом выход интегратора подключен к первому входу схемыи сборки, а через последовательно соединенные дешифратор, вторую схему совпадения-ко второму входу схемы сборки, выход блокафазирования через последовательно соедк 1ненные первую схему совпадения и интеграО тор подключен ко второму входу дешифратора,На чертеже приведена структурная схема"устройства.Выход входного блока 1 подключен коЬвходу блока фазирования 2, а через стробее.руюший блок 3, счетчик несовпадений 4 ко входу схемы совпадения 5, ко второмувходу которой подключен выход стробирующего блока 3 через счетчик несовпадепЬ 6,О второй выход которого подключен Ко входам1;блока обнаружения ошибок 7 и регистра памяти 8, соединенного с выходом схемысборки 9. При атом выход блока фазнрова-ния 2 черезсхему совпадения 5 подключен2 с ко входу интегратора 10, один выход кото"рого подключен к первому входу схемы сборки 9, а через последовательно соединенныедешифратор: 11, схему совпадения 12 -ко второму входу схемы сборки 9. Выходблока обнаружения ошибок 7 подключен ковторому входу схемы совпадения 12, а такто 4вый выход блока фаэирования 2 - ко второму входу стробируюшего блока 3, Входвходного блока 1 является входом устройства, выход схемы сборки 9 - выходом уст- Оройства.Устройство работает следующим образом.Передаваемая информация кодируется избыточным разделимымй,К ) кодом, гдеЮ - даина кодовой комбинации, к - число ,5информационных разрядов, Проверочные разряды, число которых равно Ю к, передаются после информационных,Двоичные сигналы кодовых комбинаций,искаженных в дискретном канале, подаютсяв последовательном виде, начиная с информационных разрядов, со входа устройства навходной. блок 1, где преобразуются в соответствующий вид, согласуются по току инапряжению со входом и подаются на блокфазирования 2 и стробируюший блок 3, Баок2 формирует тактовые стробируюшие импульсы, которые подаются на тактовый входстробирующего блока 3, где формируютсякодовые последовательности, Далее в счет- щчиках несовпадений 4 и 6 анализируются кодовые последовательности противоположныхполярностей, причем нн информационном выходе счетчика 6 образуются значащие позиции кодовых комбинаций, йа выходах счетчиков 4, 6 образуются двоичные сигналы,которые попадают в схему совпадения 5, натретий вход которой поступает разрешающийсигнал с блока фазирования 2 на все времяприема информационных разрядов кодовой 40комбинации.Если сигналы отсутствуют одновременнов счетчиках 4, 6, на выходе схемы совпадения 5 образуется сигнал, поступающий винтегратор 10, представляющий собой дво - йичный счетчик или сдвигающий регистр, Сигвалы со всех разрядов интегратора 10 поступают на дешифратор 11. При наличии в .информационных разрядах кодовой комбинации хотя бы одного недостовеоного кодовогс 0элемента на выходе дешифратора 11 появляется сигнал, который поступает на схемусовпадения 12,С информационного выхода счетчика 6кодовые элементы поступают в регистр памяти 8 для временного запоминания принимаемой информации, а также в блок обнаружения ошибок 7 для анализа кодовых комбинаций и обнаружения ошибок, вызванных избыточностью кода, :69 Если после приема всех й, разрядов кодо.вой комбинации блок 7 не обнаруживает ошибок, сигнал на схему совпадения 12, а также на схему сборки 9 не поступает. Если1при этом число недостоверных кодовых элементов не превышает величины, рассчитанной для определенного дискретного каналаи избыточного кода исходя из требованийпомехоустойчивости, с информационного выхода интегратора 10 (с, его последнегоразряда) на первый вход схемы сорки 9сигнал также не поступает. В етом. случаеинформация считывается срегистра памяти8,Информация иэ регистра памяти 8 считывается и тогда, когда йет сигнала об искажении информационных разрядов с дешифратора 11 так как в этом случае йа схемуlсборки 9 не поступает сигнал с блока 7через схему совпадения 12, Таким образам,информация в регистре памяти 8 стираетсяпри наличии одновременно сигналов об искажении кодовой комбинации блоком обнаружения ошибок 7 и об искажении информационных разрядов кодовой комбинации сдешифратора 11, а также при наличии сигнала с превышением порога числа недостоверных символов с информационного выходаинтегратора 10. Б этом случае на выходеустройства появляется сигнал стирания. формула изобретенияУстройство для обнаружения ошибок, содержащее входной блок, выход которого под.ключен ко входу блока фазирования, а черезстробируюший блок и первый счетчик несовпадений - ко входу первой схемы совпадения, ко второму входу которой подключенвыход стробирующего блока через второйсчетчик несовпадений, второй выход которого подключен ко входам блока обнаруженияошибок и регистра памяти, соединенного свыходом схемы сборки, при этом тактовыйвыход блока фаэирования подключен ко второму входу стробируюшего блока, о т л ич а ю ш е е с я тем, что, с целью повышения вероятности правильного приема кодовой комбинации, в него дополнительно введены интегратор, дешифратор и вторая схема совпадения, при этом выход интегратора подключен к первому входу схемы сборки а через последовательно соединенные де",шифратор и вторую схему совпадейия - квторому входу схемы сборки, выхоД блокафазирования через последовательно соединенные первую схему совпадения и интегратор подключен ко вторэму входу дешиф-,ратора,517173 Состввител ь Г,Теплова Те вктор Б фрдо Хлацкэва Заки б 195 рвж ВС одиисн комитета Совета Мин обретений и открьигий 35, Раушская наб, 4 тов СХС эл ППП "Патент",г, Ужгород, уи. Проектная ЦНИИПИ Государственног по делам и Москва, 1 И