Накопитель-счетчик

(52) М. 1(л. Н 031 25/ОН 04/ 13/08 ием заявки сударственный комитетовета Министров СССРпо делам изобретенийи аткрыти" 15,04.75. Бюллетень Ло 14 Опубликова(54) НА(О П ИТЕЛ Ь-СЧ ЕТЧ И Изобретение относится к области телеграфии и передачи данных и может быть испо,)."- зовано в оконечных устройствах,Известен накопитель-счетчик, содержащни матрицу элементов памяти, устройство управления накопителем, соединенное с коммутаторомм тактов, и исполнительное устройство, соединенное со входом управления, приезоз, причем в столбце выход каждого элемента памяти соединен со входом последующего элемента памяти, входы элементов памяти каидой строки соединены с выходами коззутатора тактов, входы элементов памяти первой строки соединены с шинами входных сигналов. С целью упрощения устроиства в нем выход элемента памяти каждого столбца последней строки соединен с первым дополнительным входом элемента памяти первой строки следующего столбца, выход элемента памяти последнего столбца последней строки соединен с первым входом дополнительного полусумма- тора, второй вход которого соединен с выходом одного из элементов памяти, выход пол;- сумматора соединен через вновь введенный йвертор с первым входом дополнительного ьентилявторой вход которого соединен со входом управления приемом, а выход - с первым дополнительным входом элемента памяти первой строки первого столбца, вторые дополнительные входы элементов памяти первои строки соединены с дополнительным выходом коммутатора тактов, выходы всех элементов памяти соединены со входами вновь введенного деш - фратора, выход которого соединен со входом исполнительного устройства.На чертеже приведена блок-схема предлагаемого накопителя-счетчика.11 аконитель-счетИк содержит элемепь 1 - 20 (триггера) памяти, входные схемы (И 21 - 25, шины 26 - 30 входных сигналов, тактовые шипы 31 - -35, коммутатор 36 тактов, тактовые шины 37 - 40, устройство 41 управленя накопителем, вход 42 с приемника, вход 43 с печатающего устройства, выход 44 устройства управления накопителем, дешифратор 45, шины 46 - 49 сигналов управления, тактовые шины 50 - 51, исполнительное устройство 52, полусумматор 53 по модулю 2, инвертор 54, схему И 55 и вход с приемника 56.Накопитель-счетчик состоит из элементов 1 - 20 памяти, расположенных матрицей с и строками (ступенями) и т столбцами. Выход каждого элемента столбца соединен со входом последующего, Входы элементов первой ступени соединены с выходами элементов последней ступени и через схемы И 21 - 25 - с входными шинами 26 - 30.Вторые входы схем И 21 - 25 соединены с тактовой шиной 31, Тактовые входы всех сту 467477пеней накопителя через шины 32 - 35 соединены с коммутатором 36 тактов, который входами соединен с тактовыми шинами 3 - 40.Устройство 41 управления накопителем входом 42 соединено с приемником, входом 43 -с печатающим устройством, выходом 44 - скоммутатором 36 тактов и дешифратором 45,выходами 46 - 49 - с коммутатором 36 тактов, входами 50, 51 - с тактовыми шинами.Выходы всех элементов 1 - 20 памяти соединены со входами дешифратора 45, а его выходсоединен со входом исполнительного устройства 52, Выход последнего элемента памяти20 соединен с одним из входов полусумматора53, второй вход которого соединен с выходомодного из промежуточных элементов, Выходполусумматора 53 через инвертор 54 и схемуИ 5 о соединен со входом первого элемента 1памятн, Вход с приемника 56 соединен со вторым входом схемы И 55 и входом исполнительного устройства 52. Выходы элементов последней ступени соединены с печатающимустройством.Устройство работает следующим образом,В накопителе находится одна комбинацич,предназначенная для вывода на печать. Устройство 41 управления накопителем (УУ 11)постоянно подает сигнал накопитель занятна коммутатор 36 тактов, который выдает импульсы с тактовой частотой продвижения информации по ступеням. Однако продвиженияинформации по ступеням не происходит до техпор, пока с печатающего устройства не придетсинхроимпульс на УУН 41 по входу 43, С приходом синхроимпульса начинается последовательное продвижение информации по ступеням на олин шаг при последовательной подаче тактов на шины 33 - 35 и вывод информации с последней ступени на печатающее устройство,После приема очередной комбинации из канала с приемника по входам 26 - 30 поступаетпринятая комбинация, а по входу 42 поступаетсигнал записи в первую ступень накопителя,По этому сигналу по шине 31 поступает такги происходит запись комбинации в первую сту.пень накопителя через входные схемы И.21 - 25,В режиме печати такты по шине 32 не подаются.В случае прекращения приема информациинакопитель постепенно освобождается, и после полного освобождения УУН 41 подает постоянно на коммутатор тактов 36 сигнал 1- накопитель свободен, происходит переключение тактов. Такты запрещаются по шине 31 и появляются на шине 32, благодарячему возникают логические связи между элементами последней и первой ступеней, а такжеооратная связь на вход первого элемента 1.Таким образом, накопитель преобразуется врекуррентный регистр сдвига, генерирующийпоследовательность максимальной длины. Начальное состояние регистра в момент полногоосвобождения определяется наличием О во5 10 15 2025 зо 35 Накопитель-счетчик, содержащий матрицу элементов памяти, устройство ч правления накопителем, соединенное с коммутатором тактов, и исполнительное устройство, соединенное со входом управления приемом, причем в столбце выход каждого элемента памяти соединен со входом последующего элемента памяти, входы элементов памяти каждой строки соединены с выходами коммутатора тактов, входы элементов памяти первой строки соединены с шинами входных сигналов, отличаюи 1 ийся тем, что, с целью упрощения устройсгва, выход элемента памяти каждого столбца последней строки соединен с первым дополнительным входом элемента памяти первой строки следующего столбца, выход элемента памяти последнего столбца последней строки соединен с первым входом дополнительного полусумматора, второй вход которого соединен с выходом одного из элементов памяти, выход полусумматора соединен через вновь введенный инвертор с первым входом дополнительного вентиля, второй вход которого соединен со входом управления приемом, а выход - с первым дополнительным входом элемента памяти первой строки первого столбца, вторые 40 45 50 55 60 бй всех элементах памяти. Обратная связь на первый элемент осуществляется через полу- сумматор 53, инвертор 54 и схему И 55, на второй вход которой подается сигнал 1 с приемника по входу 56 при отсутствии приема информации. Так как исходное состояние регистра О, то его работа возможна только с инвертированием выходного сигнала полу- сумматора 53 инвертором 54.Длина последовательности, генерируемой регистром, зависит от общего числа ячеек и числа тактов в этом режиме.Дешифратор 45 определяет состояние регистра, при котором происходит выдача сигнала на исполнительное устройство, выключающее двигатель.В момент начала приема информации с канала из приемника по входу 56 поступает сигнал О, по которому исполнительное устройство 52 включает двигатель, если он был выключен, а в первый элемент памяти постоянно записывается О, За время приема одной комбинации 0 должен заполнить элементы памяти всех столбцов, кроме последнего, в котором может быть заполнен только верхний элемент. После приема всей комбинации сигналом по выходу 44 происходит переключение тактов, появление такта на шине 31, запрет тактов на шине 32, запись в первую ступень комбинации из приемника через схемы И 21 - 25.Запрет тактов на шине 32 переводит устройство в режим накопителя. С целью исключения ложного выключения двигателя при случайном наборе дешифрируемой комбинации из принимаемой информации на дешифратор 45 подается сигнал накопитель занят с УУН 41.П р ед м ет изобретения467477 Составитель И. РазиноваТехред Т. Миронова Корреитор А, Дзесова Редактор Т. Янова Заказ 4259 Изд.1347 Тираж 1029 Подписное ЦН 11 ИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, %-35, Раушская наб., д. 4/5Обл, тип. Костромского управления издательств, полиграфии и книжной торговлв дополнительные входы элементов памяти первой строки соединены с дополнительным выходов коммутатора тактов, выходы всех элементов памяти соединены со входами вновь вве.денного дешифратора, выход которого соединен со входом ясполнительного устройства,