Логическое запоминающее устройство

оА У Союз Советских Социалистических РеспубтикОПИСА ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 61) Дополните.1 ьное к авт, свид-ву) Заявлено 02.10.72 х(о соезиеццем за Государственный комитет Совета Министров СССР по делам изобретений и открытий( 2) вторя 1 Зо бр ете 11,п 51. Н. Пресцяко ь 71) Заявител собое конструкторское бюро вычислительной техники рязанского радиотехиического институтаСКОЕ ЗА НАЮЩЕЕ УСТРОЙС) Л 5 30 Изобретение относится к области запомицающих устройств,Известно логическое запоминающее устройство, содержащее накопитель, входы которогоподключены к формирователям адресных иразрядных токов, а выходы - ко входам усилителей воспроизведения, выходы которыхсоединены с ицформациоцными входами схемИ первой группы, вторую группу схем И,схемы НЕ, регистр числа, подключеццый ковходам схем управления, выходы которых соедицепы со входами формирователей разрядных токов.Недостатком известного устройства является невысокое быстродействие.Описываемое устройство отличается от известного тем, что оцо содержит дополцительцый регистр, входы которого подключецы ксоответствующим выходам схем И первой ивторой групп, ипформациоццые входы схемИ второй группы соединены с выходамисхем НЕ, входы которых соединены с выходами усилителей воспроизведеция, в результате значительно повышается быстродействиеустройства,На чертеже изображена блок-схема предлагаемого логического запоминающего устройства, цапрпмер, типа 2 Д и ЗД, вь 1 полценного цасердечниках,Устройство содержит накопитель 1, усили 5 10 15 20Н И Е 55464017 тели воспроизведения 2, формирователи адресных токов 3, формирователи разрядць 1 х токов 1, триггерь 5 регистра числа 6, триггеры 7 дополнительного регистра 8, схемы НЕ 9 ц две группы схем И 10 ц 11. Формирователи 4 соединены со схемамп 12 управления, ца которь 1 е поступают снгцалы с обоих вь 1 ходов триггеров 5 регистра числа 6 и сицхроцизирчощие сип 1 алы с управляющих шиц 13 и 14,Выходы усилителей воспроизведения 2 соелицеды непосредственно с информационным;1 вхоламц схем И 10 первой группы и через схемы НЕ 9 с цнформаццоццыми входамц схем И 11 второй группы, Выходь 1 схем И 10 и 11 соединены со входами дополнительноп регистра 8, а управляющие входы - с управляющими шинами 15 и 16 соответственно,Входы формирователей 3 полклочены к управляющим шинам 17, 18 и 19.Устройство работает следующим образом.В регистр числа 6 записывается операнд Л, а в -й ячейке памяти накопителя 1 хранится операнд У. Для выполнения операции сумма по модулю лва в первом такте по сигналу ца шине 17 и адресцому сигналу ца шине 19 включаются соответствуощие формирователии 3, вырабатывающие ток считывания.Одновременно по сигналу ца шине 13 вклочаются формирователи 4, которые вьрабатывают токи запретя считывания в тех разрядах,464017 5 10 15 20 25 30 35 40 45 50 где в регистре числа 6 хранится пуль. При такой комбинации адресного и разрядных сигналов в ячейке памяти формируется результат логической операции Запрет по Х, а на выходах усилителей воспроизведения 2 - результат конъюнкции.В тех разрядах, где выходной сигнал усилителя воспроизведения 2 соответствует логическому нулю путем инвертирования сигнала с выхода усилителя воспроизведения 2 формируется результат операции Шеффера, которая является дизъюнкцией суммы по модулю два и операции Пирса, Выходные сигналы со схем НЕ 9 поступают на информационные входы схемы И 11, на другие входы которых подается оинхросигнал с шины 16. С выходов схем И 11 сигналы поступают на входы установки нуля триггеров 7 регистра 8. Во втором такте формирователь 3 по сигналу на шине 18 формирует ток записи, а формирователь 4 по сигналу на ши е 14 - ток запрета записи единицы в тех ра- рядах, где в регистре числа 6 хранится единица,Такая комоицацця адресных ц разрядныхтоков 1 перемагничцвает запоминающие элементы в тех разрядах ячейки памяти, где хранился нуль, который соответствует обратному коду информации, хранимой в запомицающей ячейке, т. е. отрицанию запрета по Х или цмпликаццц от У к Х, и где отсутствует ток запрета записи. В результате на выходах усилителей воспроизведения 2 возникнет код, являющийся результатом поразрядной логической операцци Пирса двух слов: хранимого до начала операции в ячейке памяти и поступившего на входы триггеров 5 регистра числа 6 перед началом выполнения операции. Этот код с выходов усилителей воспроизведения 2 поступает ца один цз входов схем И 10, на другие входы которых поступает сигнал с шины 15. С выходов схем И 10 сигналы подаются на входы установкц нуля триггеров 7 регистра 8,В результате такой коррекции, произведеннойво втором такте, в регистре 8 образуется сумма по модулю два двух слов.,цля выполнения операции логическая равнозначность выбирается необходимая ячейка и подается сццхросигкал по шине 17, который управляет формированием адресното тока считывания, а сигналом ца шине 13 включаются формирователи 4, которые вырабатывают токи запрета счцть 1 ванця в тех разрядах, где в 4регистре 6 хранится единица, Прц такой комбинации токов в запоминающей ячейке образуется результат конъюцкции двух слов, раоположенных в регистре 6 и одной цз ячеек накопителя 1.В результате инверсии выходных сигналов усилителей воспроизведения 2, соответствующих операции запрета цо Х, ца информационные входы схем И 11 поступает код, являющийся результатом операции импликация от У к Х, представляющей собой дизьюнкцию логической равнозначности и запрета по У исходных слов.На управляющие входы схем 1 Л 11, объединенные между собой, подается сццхросцгцал с шины 16, разрешающий поступление сигналов с выходов схем И 11 ца входы установки единицы триггеров 7 регистра хранения результата 8. Во втором такте выбранный формирователь 3 при наличии сигнала на шине 18 выдает импульс тока записи, а формирователи 4 - импульс тока запрета записи в тех разрядах, где в регистре 6 хранится нуль, если есть сицхросигнал на шине 14.В результате такого воздействия на запоминающие элементы на входы схем И 10 поступает код, являющийся результатом операции запрет по У. При наличии сццхросигнала ца шине 15 этот код выдается ца цулевые установочные входы триггеров 7, образуя в регистре 8 результат поразрядной операции логическая равнозначность. Предмет изобретения Логическое запоминающее устройство, содержащее накопитель, входы которого подключены к формирователям адресных и разрядных токов, а выходы - ко входам усилителей воспроизведения, выходы которых соединены с информационными входами схем И первой группы, вторую группу схем И, схемы НЕ, регистр числа, подключенный ко входам, схем управлеция, выходы которых соединены со входами формирователей разрядных токов, отличающееся тем, что, с цель 1 о увеличения быстродействия, оцо содержит дополнительный регистр, входы которого подключейы к соответствующим выходам схем И первой и второй групп, информационные входы схем И второй группы соединены с выходами схем НЕ, входы которых соединены с выходами усилителей воспроизведения.464017 оставитель В, Руда Редактор Т, Ян Техред М. Севтено ректор Е. Роганлнна Подписноестров СССР л. тиг Ь,остромского управления издательств, полиграфии и книжной торговли к аз336611 Изд.1240 ЦНИИПИ Государственного комитета по делам изобретений Москва, Ж, Раушска