453711

Союз Советских Социалистицеских Реслублик51) Зависимое от ав видетельства Кл. б 061 1/02 2) Заявлено 22.11.72 (21) 1849194/18-2 заявки присоединение Государственный комитетСовета Министров СССРво делам изобретенийи открытий 2) Приоритет Опубликовано 15,12.74, Бюлле нь М 46(53) УДК 681.326(088.8) ата опубликования описания 03.02.75 2) Авторы изобретения В. Каляев, О. Н. Пьявченко, В, В. Владимиров и И, Ф. Суржен Таганрогский радиотехнический институт(71) Заявител 4) ПОСЛЕДОВАТЕЛЪНЫЙ ЦИФРОВОЙ ИНТЕГРАТОР Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении цифровых интегрирующих машин.Известен последовательный цифровой интегратор, содержащий четыре сумматора, блок умножения, два элемента задержки, преобразователь кода, регистры подынтегральной функции и с -го приращения функции, выходы которых соединены соответственно с первым и вторым входами первого сумматора, выход которого подключен ко входу регистра подынтегральной функции и через первый элемент задержки - к первому входу второго сумматора, регистр (+1) -го приращения функции, выход которого соединен со вторым входом второго сумматора, регистр суммы приращений, вход которого подключен к выходу третьего сумматора,Недостатком известного интегратора является его сложность.Цель изобретения - упрощение интегратора.Поставленная цель достигается тем, что интегратор содержит регистр остатка, коммутатор, четыре входа которого соединены соответственно с выходами регистра суммы приращений, регистра остатка, четвертого сумматора и преобразователя кода, вход которого подключен к выходу регистра (+1)-го приращения функции; выход этого регистра подключен также к собственному входу, а два выхода коммутатора подключены ко второму входу третьего сумматора и входу блока ум ножения, выход которого соединен с первымвходом третьего сумматора, дополнительный элемент задержки, вход которого подключен к выходу второго сумматора, дополнительный сумматор, первый вход которого соединен с 10 выходом дополнительного элемента задержки, второй вход подключен к выходу второго сумматора, а выход через второй элемент задержки подключен к первому входу четвертого сумматора, второй вход которого соеди нен с выходом регистра -го приращенияфункции,На чертеже представлена блок-схема интегратора, где; 1 - регистр подынтегральной функции; 2 - регистр -го приращения функ ции; 3 - регистр (ю+1)-го приращения функции; 4 - регистр остатка; 5 - сумматор; б - элемент задержки; 7 - сумматор; 8 - элемент задержки; 9 - сумматор; 10 - элемент задержки; 11 - сумматор; 12 - преобразова тель кода; 13 - коммутатор; 14 - блок умножения; 15 - сумматор; 16 - регистр суммы приращений.Устройство работает следующим образом.Алгоритм интегрирования, реализованный в 30 интеграторе, имеет вид:+ 2 1 р Ч )г 1)Ь ДУ 20 Ч 5 +1) Суммазо Ч 1 г-) Ч) 01 ч+ 1) ЬУ приращение теля блокаЧчг+1)иЬ0 цЬ- м ЧУр,1 -- Ург (1-1) + 2 Ч г ргчЬ ч Ч 5 г +1) =(12 У +6 2 "( )+где Ур,1 - квантованное значение подынтегральной функции в точке х ЬУ = 2-д квант величин Уи Ч У, Чрг- )квантованное значение приращенияд подынтегральной функции в точкех(1 .), (а=О, - 1); квантованное значение приращения переменной интегрирования в точкех,), (а=О, - 1); квантованное значение приращенияй-ой функции в точке х+),остаток квантования приращения й-ой функции в точке х(1+1),оПг - 11 - пРизнак окончаниЯ сУммиРованиЯприращений;РсА) - функция расчленения, позволяющаяиз числа А выделить число с С-гопо В-ой разряд включительно,В регистр 1 заносится (1 - 1)-е значениеподынтегральной функции Ург ц, в регистр 2 - приращениеЧ рг 1в регистр 3 -Ч) рг+1)в регистр множидумножения 14 - приращение прн П(г=1 в регистр 4 - остаток В блоке формирования ординат (регистры1 - 3, сумматоры 5, 7, 9, 11, элементы задепжки 6, 8, 10) вычисляется новое значение подынтегральной функции5-гч Ч ргюУрг 1 = Ург:-)+2- перезаписываемое в регистр 1 и уточненноесреднее значение подынтегральной функции 10- Ргч 1) -Рп- ЧЬ Дпоступающее через коммутатор 13 в блокумножения 14. В блоке умножения вычи ляется произведение= (12 У +6 2 - рг+1)+ рг поступающее на вход сумматора 15, на второй вход которого поступает содержимое регистра 1625 г= - 1Ч,+1) +5)=чвычисляемая на сумматоре 15, записывается35в регистр 16, В процессе вычислений прираЧ Рг+1)щение поступающее из регистраЫ3 на сумматор 7, перезаписывается в регистр3. Входы коммутатора 13, соединенные с вы 40 ходом преобразователя кода 12 и регистра 4,при этом заблокированы.После описанных действий в регистр множителя блока умножения 14 записываетсяЧггггг 1+145 приращение 1 п ПриращениеЫЧ Рг+1)через преобразователь кода) иЬкоммутатор 13 поступает в блок умножения 14,Произведение П=Ч Ург + 1) ЧггсЬвычисляемое в блоке умножения 14, посту пает на сумматор 15. На второй вход сумматора 15 из регистра 16 через коммугатор 13г=1ЧЛ Ч 51+1)поступает сумма+ П. ВходыЫ60коммутатора 13, связанные с выходом сумматора 11 и регистра 4 заблокированы. Сумма1+1) 1+1)5 Ь 5д Ьвг Згч 65 /=ч :чвычисляемая на сумматоре 15, записывается в регистр 16. При Пр=О вычисления в г-м интегрировании на этом заканчиваются. Новое значение подынтегральной функции У, из регистра 1 записывается в память.При П,=1 в регистр множителя блока умножения 14 записывается коэффициент 1/12. Неквантованное приращениеГ Аг+1) 1 Ч 1 И.1) ду,с ду из регистра 16 через коммутатор 13 поступает в блок умножения 14, Произведение 1(12, вычисляемое в блоке умноженияг(1+ЬУ14, поступает на вход сумматора 15. На второй вход сумматора 15 из регистра 4 черезОУч коммутатор 13 поступает остаток. ВхоЬУ ды коммутатора 13, связанные с выходами сумматора 11 и преобразователя кода 12, при этом заблокированы,1 7,у+ц 0) йкСуммаЬУ Ь)+ Ьс выхода сумматора 15 записывается в регистр 16, На этом вычисления заканчиваются,7 И+Квантованное приращение) и ноЬУОУ(- цвое значение остатка записываютсяЬ)в память. П р ед м ет изобретенияПоследовательный цифровой интегратор, содержащий четыре сумматора, блок умножения, два элемента задержки, преобразова гель кода, регистры подынтегральной функции и с г-го приращения функции, выходы которых соединены соответственно с первым и вторым входами первого сумматора, выход которого подключен к входу регистра подынтегральной функции и через первый элемент задержки - к первому входу второго сумматора, регистр +1)-го приращения функции, выход которого соединен с вторым входом второго сумматора, регистр суммы приращений, вход которого подключен к выходу третьего сумматора, отличающийся тем, что, с целью упрощения интегратора, он содержит регистр остатка, коммутатор, четыре входа которого соединены соответственно с выходами регистра суммы приращений, регистра остатка, четвертого сумматора и преобразователя кода, вход которого подключен к выходу регистра ( - ;1) -го приращения функции, выход которого подключен к собственному входу, а два выхода коммутатора подключены к второму входу третьего сумматора и входу блока умножения, выход которого соединен с первым входом третьего сумматора, дополнительный элемент задержки, вход которого подключен к выходу второго сумматора, дополнительный сумматор, первып вход которого соединен с выходом дополнительного элемента задержки, второй вход подключен к выходу второго сумматора а выход через второй элемент за)держки подключен к первому входу четвертого сумматора, второй вход которого соединен с выходом регистра -го приращения функции.