Устройство для контроля разрядных токов в накопителе информации

ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 408376 Союз Советских Социалистицеских РеспубликЗависимое от авт. свидетельстваЗаявлено 02 1 Н,1972 ( 1754867/18-24 1. Кл. 6 11 с 29/00 с присоединением заявкиПриоритетОпубликовано 10,Х 11,1973, БюллетеньДата опубликования описания 16,1 Ч.197 асударстеенный камитеСовета Министров СССРов делам изобретенийи открытий ДК 681 327,17(088,8 Автор изобретени хоян Заявител УСТРОЙСТВО ДЛЯ КОНТРОЛЯ РАЗРЯДНЫХ ТОК В НАКОПИТЕЛЕ ИНФОРМАЦИИИзобретение относится к запоминающим устройствам.Известно устройство для контроля разрядных токов в накопителе информации, содержащее датчики сигналов по количеству разрядов, выходы которых подключены к одним входам соответствующих схем И, другие входы которых подсоединены к управляющим шинам, а выходы - ко входам схем ИЛИ, схему обнаружения ошибки, схемы индикации, причем разряды накопителя объединеныв группы.Однако известные устройства имеют невысокое быстродействие, малую надежность и неполноту контроля,С целью устранения отмеченных недостатков устройство содержит схемы И - НЕ по количеству разрядов в группе и количеству групп, входы которых подключены к выходам соответствующих схем ИЛИ, а выходы - ко входам дополнительно введенных двух шифраторов, выходы одного из которых подключены к первой схеме индикации, выходы другого - к схеме обнаружения ошибки и второй схеме индикации, две дополнительные схемы И, одни входы которых подсоединены к выходам схемы обнаружения ошибки, другие - к управляющим шинам, а выходы - к третьей и четвертой схемам индикации соответственно. На чертеже изображена блок-схема устройства для контроля разрядных токов в накопителе информации, содержащем, например по 2 разряда, в каждой из двух групп разрядов, 5 Устройство содержит в каждом разряде датчик сигналов 1, подключенный к схеме И 2, инвертору 3, соединенному с одним входом схемы И 4, другой вход, которой подключен к выходу инвертора 5, связанному со схемой 10 И 6. Выходы И 2, 4 и 6 подсоединены ковходам схемы ИЛИ 7, Выходы схем ИЛИ 7 одноименных разрядов групп подключены к схемам И - НЕ 8. 15 Выходы схем ИЛИ 7 всех разрядов однойгруппы подключены к соответствующей схеме И - НЕ 9, выходы которых подключены ко входам шифратора группы 10. Выходы схем И - НЕ 8 подсоединены ко входам шифра тора разряда 11, выходы которого связанысо схемой обнаружения ошибки 12.Устройство содержит две дополнительныесхемы И 13 и 14, одни входы которых подключены к схеме 12, а также схемы индика ции: первую 15, вторую 16, третью 17 и четвертую 18, подключенные к выходам шифраторов 10 и 11, схем И 13 и И 14 соответственно.Другие входы схем И 13 и 14 подсоедине пы к управляющим шинам Чтение 19 и3Запись 20. Одни из входов схем ИЛИ 7 подключены к управляющим шипам 21 и 22.Входы инверторов 5 и одни входы схем И6 всех разрядов подсоединены к информационным шинам 23, 24, 25 и 26 соответственно.Выход схемы обнаружения ошиокц 12 связан с выходной шиной 27 устройства.Устройство работает следующим образом.В такте Чтение в адресно-разрядных обмотках всех разрядов накопителя протекает ток. Датчики сигналов 1 выдают сигналы, указывающие на наличие токов в обмотках. Эти сигналы поступают на схемы 2, 3 и 6. На выходах схем 2 появляются сигналы, которые через схемы 7 поступают на схемы 8 и 9.При исправной работе всех разрядов на выходах схем 8 и 9 сигналы отсутствуют. На выходах шифраторов 10 и 11 также нет сигналов и схемы индикации 15 и 16 находятся в нулевом положении. В нулевом положении находятся и схемы индикации 17 и 18, Схема обнаружения ошибки 12 указывает ца исправную работу устройства.В случае неисправности (отсутствии тока) в каком-либо разряде, например в разряде, связанном с информационной шиной 23, т. е. в первом разряде 1 группы, сигнал на выходе схемы 1 отсутствует и схема 7 не срабатывает, В этом случае на выходе схемы 8, связанной с неисправным разрядом, появляется с гнал. Сигнал имеется также ца выходе схемы 9 группы разрядов, в котором произошла ошибка. На выходах остальных схем 8 и 9 сигналов нет. Шифраторы 10 и 11 на основании информации, поступающей на их входы, определяют позицию и группу неисправного разряда. Схемы индикации 16 и 15 показывают, что ошибка произошла в первом разряде 1 группы. Схема обнаружения ошибки 12 выдает сигнал, указывающий на неисправность в разрядных цепях накопителя, а схема индикации 17 показывает, что ошибка возникла в такте Чтение.В случае, когда нет обращения к какой-либо группе разрядов, например к 1 группе, на шину 21 поступает сигнал, который передается на выходы схем 7 данной группы и тем самым эта группа разрядов блокируется от участия в процессе контроля остальных разрядов.При нормальной работе накопителя в такте Запись в адресно-разрядных обмотках разрядов, в которых записываются единицы, протекают токи, а разрядов, в которых записываются нулями, токи отсутствуют.Предположим, что на шины 23 - 26 поступает информация 1001, т. е. в первом разряде 1 группы и втором разряде 11 группы записываются единицы, а во втором разряде 1 груп ы и первом разряде 11 группы записываются нули. Тогда при исправной работе всех разрядов на выходах датчиков сигналов разрядов, относящихся к шинам 23, 26 имеются сигналы, а на выходах датчиков сигналов, относящихся к шинам 24, 25 сигналов нет.408376 Рассмотрим работу разряда, в котором записываетея единица. Отметим, что в такте Запись схемы 2 в контроле не участвуют,Сигнал от датчика 1 вместе с тактовым сигналом управления шины Запись 20 и информационным сигналом шины 23 поступают на схемы 3, 4, 5 ц 6. На выходе схемы 6, а, следовательно, и па выходе схемы 7 появляются сигналы.В разрядах, в которых записываются нули, сигналы от датчика 1 отсутствуют, на выходах схем 6 сигналов нет, но в этом случае сигналы появляются на выходах схем 4, а следовательно, и на выходах схем 7.Следовательно, прои нормальной работе разрядных цепей токов накопителя на выходах схем 7 независимо от информации, записываемой в накопителепоявляются сигналы. Наличие сигналов на всех выходах схем 7, как уже было указано, показывает ца исправную работу накопителя.Если в обмотке разряда, в который записывается единица, ток отсутствует, то на выходе схемы 1 сигнала нет и схемы 6, 4 и 7 не срабатывают. Отсутствие сигнала на выходе схемы 7 анализируется схемами 8 - 12 и 14 аналогично анализу в такте Чтение. На выходной шине 27 появляется сигнал, указывающий на неисправность, а схемы индикации 15, 16 и 18 показывают место неисправного разряда и такт Запись, в котором возникла ошибка. Устройство контроля обнаруживает также неисправность в случае, когда на каком-либо разряду записывается нуль, а в адресно-разрядной обмотке протекает ток.Блокировка группы разрядов, к которой нет обращения, производится по описанному для такта Чтение процессу.Итак, устройство контроля разрядных токов позволяет обнаружить все возможные ошибки в,каком-либо разряде с указанием места и характера неисправности.Обнаружение ошибки и такта, в котором она произошла, может быть определено схемами 12 - 14, 17 и 18 и в случае, если входы схемы 12 подключить к выходам шифратора 10, Выбор варианта соединения схем зависит от числа разрядов в группе и числа групп разрядов, Экономичнее произвести подключение входов схемы 12 к шифратору с меньшим числом выходов.При применении описанного устройства в накопителе, в котором нет разделения разрядов на группы, схемы 9, 10 и 15 и шпицы 21, 22 должны отсутствовать. Устройство для контроля разрядных токов в накопителе информации, содержащее датчики сигналов по количеству разрядов, выходы которых подключены к одним входам соответствующих схем И, другие входы которых подсоединены к управляющим шинам, а выходы - ко входам схем ИЛИ, схему обна. 60 65 5 10 15 20 25 ЬО 35 40 45 50 55 Предмет изобретения408376 оставитель В. Рудако Техред Л. Богданова Корректор дактор ашков рькова 3716 Изд. Л 288осударственного комитетапо делам изобретенийМосква, Ж, Раушская Тираж 576Совета Министровоткрытийнаб., д. 4/5 ак Поди иснР ЦНИ ипография, пр. Сапунова,ружеиия ошибки, схемы индикации, причем разряды накопителя объединены в группы, отличающееся тем, что, с целью увеличения быстродействия и повышения надежности устройства, оно содержит схемы И - НЕ по количеству разрядов в группе и количеству групп, входы которых подключены к выходам соответствующих схем ИЛИ, а выходы - ко входам дополнительно введенных двух шифраторов, выходы одного из которых подключены к первой схеме индикации, выходы другого - к схеме обнаружения ошибки и второй схеме индикации, две дополнительные схемы И, одни входы которых подсоединены к выходам схемы обнаружения ошибки, другие - к управляющим шинам, а выходы - к третьей и четвертой схемам индикации соответственно.