Юзнав

О П И С А Н И Е 378933ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союа Соеетскин Социалистическин РеспублинЗависимое от авт. свидетельстваЗаявлено 18.Х 11.1970 ( 1604605/18-24) М, Кл. б 08 с 25/00 присоединением заявкиомитет по делам риоритет аобретениЯ и открытпри Совете ййинистроСССР УДК 621,398(088.8) убликовано 18.1 Ч 973, Бюллетеньования описания 20,Ч 1.197 ата оВ. Головинский, В. Х. Местечкин и Л, М. См Заявит НИЯ ОШИБОКОРМАЦИИ УСТРОЙСТВО ДЛЯ ОБНАРУ ДЕКОДИРОВАННОЙ И 2 тели 1 - 4, дешифратор 5, - НЕ б, 7 и 8, триггеры 9, нечетных разрядов, выходные рторы 11, 12, схему 13 совпа ования управляющего сигнала 14 преобразования и записи и фиг, 2 показаны временные д ясняющие работу предложенн схемы10 чет- силитеения и ошибки форма- иаграмго устповтори ИЛИ ных и ли-инве фор мир и блок ции; на мы, по ройства 10 Есличетных схемах получа па меа 15 нутым код по и нечет ИЛИ ют посл ндр (с один от тупает без ошибок ных разрядов сумм - НЕ 7, 8 и на едовательности имп кважность равна д носительно другого импульсы ируются навыходах их ульсов тивум), сдвина 180 по временной оси .(т. е. на время Изобретение относится к области телемеханики.Известны устройства для обнаружения ошибок декодированной информации, содержащие дешифратор, схему совпадения и формирования управляющего сигнала ошибки, триггеры, эмиттерные повторители, усилителиинверторы и блок преобразования и записи информации,Целью изобретения является упрощение устройства и повышение его надежности в работе.Для этого в предложенное устройство введены схемы ИЛИ - НЕпричем входы первых двух схем ИЛИ - НЕ,подсоединены ко входам дешифратора и через эмиттерные повторители - к одним из входов блока преобразования и записи информации, а выходы к одним из входов триггеров, другие входы которых подключены к выходу третьей схемы ИЛИ - НЕ, входы которой подключены к выходам дешифратора, а выходы триггеров через соответствующие усилителиинверторы подсоединены ко входам схемы совпадения и формирования управляющего сигнала ошибки, выход которой подключен к другому входу блока преобразования и записи информации.На фиг. 1 представлена блок-схема предложенного устройства, содержащая эмиттерные Далее эти последовательности импульсов, 20 проходя узлы 9 - 12, дважды внвертируютсяи поступают в тех же фазах, что и с выходов схем 7, 8 на схему 13 совпадений. Управляющий импульс схемой 13 не формируется, так как совпадения последовательностей импуль сов не происходит по всей временной оси.Схема ИЛИ - НЕ б также не формирует никаких выходных сигналов, из-за отсутствия каких-либо совпадений кмпульсов на матричном дешифраторе 5 совпадений, и 0 таким образом, устройство не вырабатывает1 упр - акт управляющих сигналов и не влияет на работу блока 14 преобразования и записи информации.Рассмотрим работу устройства при наличии в коде ошибок следующих типов: пропадание импульсов одного или нескольких разрядов, одновременное появление импульсов на двух и более сигнальных шинах.В случае пропадания импульса (или импульсов) одного разряда, например нулей четных (см. фиг. 2 а), импульсы нечетных разрядов с выходов эмиттерных повторителей 1 и 8 (см. фиг. 1) поступают на схемы ИЛИ - НЕ 7, а импульсы единиц четных разрядов выхода эмиттерного повторителя 4 поступают на схему ИЛИ - НЕ 8.Таким образом, на выходе схемы 7 получают последовательность импульсов типа меандр а на выходе схемы 8 - отрицательные импульсы, соответствующие входным импульсам оставшихся четных единиц. Эти импульсы дифференцируются и своими фронтами перебрасывают триггеры 9 и 10.Перепады напряжения на выходе триггеров 9 и 10 управляют работой выходных усилителей инверторов 11 и 12, и,на выходе последних уоилителей инверторов 11 и 12, и на выходе последних получают последовательности импульсов, показанные на фиг, 2 а.С помощью схемы И совпадения на выходе устройства получают управляющий импульс, сигнализирующий о наличии ошибки в коде, по длительности равный длительности импульса пропавшего разряда, т. е. и упр=р где 1 р - длительность импульсов управления,р длительность импульса одногоразряда, с амплитудой где У,.,р - амплитуда импульса управления,У, - максимальная амплитуда напряжения на выходе схемы НЕ блока 11,ЛУ - начальное смещение схемы И. При одновременном появлении импульсов на двух сигнальных шинах (например импульсов единиц четных и нулей нечетных) они повторяются на эмиттерных повторителях 1 (см. фиг. 2 б) и одновременно воздействуют на схемы ИЛИ - НЕ 7, 8 и на дешифратор б (логическую диодную матрицу сочетаний С 4 ). Импульсы четных и нечетных разрядов, проходя схемы ИЛИ - НЕ 7, 8 5 10 15 20 г 5 30 35 40 45 50 55 устанавливают триггеры 9 и 10 в такое состояние, при котором в дальнейшем совпадение положительных импульсов невозможно,Однако на одном из выходов дешифратора появляется положительный импульс, как результат совпадения импульсов нулей нечетных и единиц четных, который усиливается и инвертируется схемой ИЛИ - НЕ б. Отрицательный импульс, снимаемый с выхода блока б, дифференцируется и своими фронтами управляет состоянием триггеров 9 и 10. Состояние триггера 9 не изменяется, а лишь подтверждается, так как его выходные импульсы представляют собой меандр с периодом Т=21 р. Триггер 10, который находился в состоянии высокого напряжения, не изменяет своего состояния под воздействием переднего отрицательного фронта (последний подтверждает его состояние) и перебрасывается в состояние низкого напряжения под воздействием заднего положительного фронта дифференцированного импульса.Таким образом, на выходе триггера 10 получают меандр с периодом следования Т = Мр, а на выходе схему 18 - упр авляющий импульс длительностью 1 Р, начинающийся по заднему фронту совпавших импульсов нулей нечетных и единиц четных.В дальнейшем управляющие импульсы используются в блоке 14 для сброса (свирания) записанной информации, в которой имеются ошибки (сбои), а также счета самих ошибок,Предмет изобретенияУстройство для обнаружения ошибок декодированной информации, содержащее дешифратор, схему совпадения и формирования управляющего сигнала ошибки, триггеры, эмиттерные повторители, усилители-инверторы и блок преобразования и записи информации, отличающееся тем, что, с целью упрощения устройства и повышения его надежности в работе, введены схемы ИЛИ - НЕ, причем входы первых двух схем ИЛИ - НЕ подсоединены ко входам дешифратора и через эмиттерные повторители - к одним из входов блока преобразования и записи информации, а выходы к одним из входов триггеров, другие входы которых подключены к выходу третьей схемы ИЛИ - НЕ, входы которой подключены к выходам дешифратора, а выходы триггеров через соответствующие усилители-инверторы подсоединены ко входам схемы совпадения и формирования управляющего сигнала ошибки, выход которой подключен к другому входу блока преобразования и записи информации.378933У 3Пропадание иип пьсо ЯчеяОдновременное пойпение импульсо 1 разрядоо х. б