Устройство приоритета
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 368603
Текст
368603 ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУСоюз Советски Соцналнстическик Республиквт. свидетельства1971 ( 1646962/18-24м заявкиЗависимое отЗаявлено 12,ткс присоединени М. Кл. б 06 9/18 Приоритет Комитет по деламизобретений и стнрмт 6 1,1973. Бюллетеньания описания 2,1 Ъ.197 УДК 681.326.34(08 убликованота опублико прн Сосете 1 линистрое СССРАвторыизобретения Н,шкевич, Б. Г. Хмелевской, О, М, Макаров и Пензенский политехнический институт епурн Заявитель СТРОЙСТВО ПРИОРИТ Предлагаемое устройство относится к области вычислительной техники и может быть использовано в специализированных цифровых вычислительных машинах и устройствах дискретной автоматики.Известны устройства для определения приоритетности управляющих сигналов, которые содержат триггерные регистры, схемы сборки, схемы совпадения и инверторы.В таких устройствах обслуживание запросов осуществляется по сигналам из устройства управления цифровых вычислительных машин.Цель изобретения заключается в создании устройства приоритета с синхронизацией работы устройства по самим сигналам Заявок, если вероятность их одновременного прихода по каналам очень мала.В предлагаемом устройстве приоритета эта цель достигается тем, что единичный выход триггера каждого п-го разряда входного запоминающего регистра соединен с первым входом схемы И данного п-го разряда, число входов которой равно числу разрядов У, а нулевой выход триггера каждого п-го разряда входного запоминающего регистра соединен с (п+1)-ми входами схем И всех последующих Х - п разрядов, и (и+1) -е входы схем И каждого п-го и всех предшествующих разрядов объединены и подключены к нулевому выходу триггера (п+1)-го разряда выходного запоминающего регистра, единичныйвход которого соединен с выходом схемы Исвоего (и+1) -го разряда,На чертеже представлена блок-схема предлагаемого (восьмиразрядного) устройства,Устройство содержит шины 1 - 8, по которым поступают сигналы Заявок, шину общего сброса 9, триггеры 10 - 17 входного за 10 поминающего Л-разрядного регистра, схемыИ 18 - 25, триггеры 2 б - 33 выходного запоминающего Л-разрядного регистра, выходнуюшину 34, схему ИЛИ 35, шины 3 б - 43, покоторым поступают сигналы приоритера, ши 15 ны 44 - 51, по которым из устройства управления поступают сигналы сброса.Сигналы Заявок поступают по шинам 1 -8 на единичные входы триггеров 10 - 17. Общий сброс входного и выходного запоминаю 20 щих регистров производится по шине 9 (шинесброса триггеров 10 - 17, 2 б - 33) . Входнойзапоминающий регистр выполнен на триггерах 10 - 17. Единичные выходы триггеров10 - 17 каждого разряда входного запомипаю 25 щего регистра подаются на первый вход схемИ 18 - 25 каждого разряда соответственно,а нулевые выходы триггеров 10 - 1 б соединены со вторыми, третьими и т. д. соответственно входами схем И 19 - 25 последующих30 (менее приоритетных) разрядсв.40 45 50 55 3Выходы схем И 18 - 25 каждого разряда соединены с единичными входамй триггеров 26 - 33 каждого разряда выходного запоминающего регистра соответстВеННо. НуЛеВЫЕ выходы триггеров 27 - 33 каждого разряда выходного запоминающего регистра соединены со вторыми, третьими и т. д, соответствен- но входами схем И 18 - 24 всех предыдущих (более приоритетных) разрядов, С единичных выходов триггеров 26 - 33 каждого разряда выходного запоминающего регистра в устройство управления выдаются по шинам 36 - 43 соответственно сигналы приоритета одного из каналов в данный момент времени. Одновременно по шине 34 с выхода схема ИЛИ 35 в устройство управления выдается сигнал о том, что необходимо принять заявку наиболее приоритетного канала на исполнение, Входы схемы ИЛИ 35 соединены с единичными выходами триггеров 26 - 33 каждого разряда выходного запоминающего регистра. По шинам 44 - 51 из устройства управления поступают сигналы сброса триггера 10 - 17, 26 - 33 каждого разряда входного и выходного запоминающих регистров, свидетельствующие об окончании обслуживания Заявки по каждому каналу, наиболее приоритетному в данный момент времени,Устройство работает следующим образом.После включения питания все триггеры входного и выходного запоминающих регистров устанавливаются в исходное (нулевое) состояние положительными сигналами по шине 9, После этого устройство готово к работе,При поступлении положительных импульсных сигналов Заявок, например, от двух абонентов по шинам 3 и 5 триггеры 12 и 14 входного запоминающего регистра устанавливаются в единичное состояние. Отрицательный сигнал с единичного выхода триггера 12 открывает по первому входу схему И 20, по второму и третьему входу схема совпадения 20 открыта отрицательными сигналами с нулевых выходов триггеров 10 и 11 соответственно, По остальным пяти входам схема И 20 открыта отрицательными сигналами с нулевых выходов триггеров 29 - 33 выходного запоминающего регистра. Положительный сигнал с нулевого выхода триггера 12 входного запоминающего регистра закрывает по четвертому входу схемы И 21 - 25 менее приоритетных разрядов блокируя выдачу отрицательного сигнала Заявки с единичного выхода триггера 14 входного запоминающего регистра на триггер 30 выходного запоминающего регистра. Положительный сигнал с 5 10 15 20 25 30 35 единстВенно открытой в данный момент вре. меня схемы И 20 поступает на единичный вход триггера 28 выходного запоминающего регистра и переводит последний в единичное состояние.Отрицательный сигнал с единичного выхода триггера 28 выходного запоминающего регистра поступает по шине 38 в устройство управления, свидетельствуя о том, что по данному каналу пришла Заявка, Одновременно отрицательный сигнал с едини ного выхода триггера 28 проходит схему ИЛИ 35 и поступает по шине 34 в устройство управления, свидетельствуя о том, что необходимо принять Заявку на обслуживание, В тот же самый момент времени положительный сигнал с нулевого выхода триггера 28 выходного запоминающего регистра дополнительно закрывает схемы И 18 и 19.По шине 46 после обслуживания Заявки по данному каналу из устройства управления поступает положительный сигнал сброса триггеров 12 и 28. В результате с нулевого выхода триггера 12 входного запоминающего регистра на схемы И 21 - 25 приоритетных разрядов поступает разрешающий отрицательный уровень, В результате открывается схема И 22. При этом цикл работы устройства приоритета совместно с устройством управления, аналогичен предшествующему за исключением того, что теперь на исполнение устройством выдается менее приоритетный сигнал по шине 40.При приходе других сигналов работы устройства для определения приоритетности сигналов и его взаимодействие с устройством управления аналогичны. Предмет изобретенияУстройство приоритета, содержащее входной и выходной триггерные запоминающие У-разрядные регистры, схемы И и схему ИЛИ, отличающееся тем, что, с целью сокращения оборудования и повышения быстродействия, единичный выход триггера каждого и-го разряда входного запоминающего регистра соединен с первым входом схемы И п-го разряда, а нулевой выход триггера каждого п-го разряда входного запоминающего регистра соединен с (п+1)-ми входами схем И всех последующих (Ю - и) разрядов, и (и+1) -е входы схем И каждого п-го и всех предыдущих разрядов подключены к нулевому выходу триггера (и+1) -го разряда выходного запоминающего регистра, единичный вход которого соединен с выходом схемы И (п+1)-го разряда.. Утехина Техред Т, Миронова дак Изд. Хе 87 Тираж 647 Подписное елам изобретений и открытий прн Совете Министров СССР 1 осква, Ж, Раушская наб., д. 1(5 потрафил, пр. Сапунова,Заказ 615/11ЦНИИПИ Комитет рректоры: Е. Денисов и Е. Талалаев
СмотретьЗаявка
1646962
МПК / Метки
МПК: G06F 9/52
Метки: приоритета
Опубликовано: 01.01.1973
Код ссылки
<a href="https://patents.su/3-368603-ustrojjstvo-prioriteta.html" target="_blank" rel="follow" title="База патентов СССР">Устройство приоритета</a>
Предыдущий патент: Всесонэзнан
Следующий патент: Устройство для прерывания программ
Случайный патент: Гаечный ключ для отворачивания гаек, винтов, шурупов