Устройство для декодирования

346808 Сооа Советски Сопиалистически РеспубликЗависимое от авт. свидетельстваявлено 18.Х.1969 ( 138700926присоединением заявкиКл. Н 041 1730 Комитет по делам иаобретеиий и открытий при Совете Мииистров СССРорит Опубликовано 28.Ч 11,1972, БюллетеньДата опубликования описания 8,Ч 111.1972 УДх 621.394,5:621Авторыизобретения В, М, Прокофьев и Е. Д. Маке Заявите УСТРОЙСТВО ДЛ ОДИРОВАНИЯ абота а дек в двух рован Изобретение относится к области передачи данных и предназначено для использования в систедах с перестраиваемой структурой кода в зависимости от условий передачи и при создании универсальных устройств декодирования.Известно устройство для декодирования корректирующих кодов, содержащее накопители кодовой комбинации ц стираний, формирователь такта, схему установления порога декодирования, логические схемы И, НЕ, кодопреобразователь, счетчики, регистры сдвига, узлы сравнения и переключения, а также выходной накопитель.В целях расширения функциональных возможностей в предлагаемое устройство введен узел вычисления порога декодирования, содержащий счетчик числа несовпадений, тактовый вход которого через схемы И и НЕ и схему запрета связан с выходом узла сравнения кодовых комбинаций; триггеры памяти, входы которых в состоянии О соединены с выходами схе И узла перезаписи, а в состоянии 1 - с формирователем такта установки; дешифратор порога декодирования, входы которого подключены к выходам триггеров памяти, а выходы - ко входам схемы установления порога декодирования; схемы И, одни входы которых связаны с выходами разрядов счетчика несовпадений,а другие - с выходом формирователя такта сброса.На фиг. 1 представлена функциональнаясхема устройства декодирования; на фиг. 2 - 5 функциональная схема узла вычисления порога декодирования.Устройство состоит цз накопителя 1 кодовой комбинации, накопителя 2 стираний, регистров 3 ц 4 сдвига, счетчика 5, кодопреобра зователя 6, узла 7 сравнения кодовых комбинаций, узла 8 вычисления порога декодирования, схемы 9 установления порога декодирования; узла переклОчеция реИкОв работы устройства, в который входят схемы 10, 11 15 ц 12 запрета ц схема 13 управления схемамизапрета; схем 14, 15 и 16 И и выходного накопителя 17. Узел 8, в свою очередь, состоит из счетчика 18 числа несовпадений, узла 19 перезаписи, содержащего схемы И, 20 триггеров 20 памяти, дешцфратора 21 порогадекодцрованця, схемы 22 И и схемы 23 НЕ. В устройство входят также разлпчцыс формирователи тактов, ца схемах це показанные.25 Устройство р ет режимах: вычисления порог од ця ц декодирования.и Принимаемая кодовая комоццация в видеэлементов избыточного кода, содержащего 0 информационных символов, поступает в цак5 10 15 20 25 30 35 40 45 50 55 питель 1 по входу 24. В накопитель 2 по входу 25 подается комбинация стираний, в которой символам 1 соответствуют недостоверные символы в принимаемой кодовой комбинации. После накопления комбинаций в накопителях 1 и 2 на схемы 14 и 15 поступает такт считывания по входу 2 б и информация из накопителей переписывается в регистры 3 и 4 соответственно.В режиме вычисления порога декодирования схема 13 выдает сигналы запрета на схемы 10 и 12. Такты продвижения, поступающие на вход 27, считывают информацию из регистров 3 и 4 на схему 10 и в узел 7 соответственно. Информация из регистра 3 в узел 7 не поступает. Сигнал на выходе схемы 10 при этом соответствует эталонной (нулевой) кодовой комбинации. С регистра 4 в узел 7 подается комбинация стираний, а с выхода кодопреобразователя б - последовательность кодовых комбинаций п-элементного кода, Последовательность всех используемых кодовых комбинаций формируется в кодопреобразователе с помощью счетчика 5 под действием продвигающих тактов, поступающих на вход 2 о. В узле 7 происходит поэлементное сравнение сигналов, поступающих с выходов схемы 10 и кодопреобразователя. Результат сравнения (несовпадение сигналов по знаку) выдается па выход узла 7 только в том случае, когда с выхода регистра 4 поступает сигнал 0, означающий, что стирание отсутствует и результат сравнения достоверен. Сигналы несовпадения подаются в узел 8 вычисления порога декодирования через схемы 11, 22 и 23.В узле 8 импульсы несовпадения поступают в тактовую цепь счетчика 18 и в счетчик записывается число совпадений. После этого на вход 29 подается такт перезаписи, При этом сигналы 1 с разрядов счетчика 18 проходят на соответствующие входы триггеров 20 и устанавливают их в состояние 0, В исходном состоянии триггеры 20 устанавливаются в состояние 1 под действием такта установки, поступающего на вход 30. После этого информация, находящаяся в счетчике 18, стирается. Таким образом происходит работа узла 8 при сравнении эталонной кодовой комбинации с каждой комбинацией кода кодопреобразователя б. При выбранном управлении триггерами 20 в них фиксируется состояние, соответствующее меньшему числу несовпадений.По окончании цикла воспроизведения всех кодовых комбинаций опрашиваются выходы дешифратора 21 и соответствующая величина порога декодирования устанавливается в схеме 9, после чего устройство переключается в режим декодирования (схема 13 снимает сигнал запрета со схем 10, 12 и запрещает работу схемы 11). При этом в узел 7 через схему 10 начинает поступать информация из регистра 3, В узле 7 она поочередно сравнивается со всеми кодовыми комбинациями кодопреобразователя б. Результат сравнения с выхода узла 7 подается на схему 9, где число несовпадений сравнивается с порогом декодирования. Если в результате сравнения обнаруживается только одна комбинация, для которой число несовпадений меньше порога декодирования, то схема 9 формирует сигнал считывания, поступающий на схемы 1 б, в результате чего декодируемая комбинация считывается со счетчика 5 в выходной накопитель 17. Если таких комбинаций более одной, то схема 9 формирует сигнал сбой, указывающий на то, что принятая кодовая комбинация содержит неисправляемое сочетание стираний и ошибок.Го окончании процесса декодирования весь цикл работы устройства декодирования повторяется. Предмет изобретенияУстройство для декодирования корректирующих кодов, содержащее накопители кодовой комбинации и стираний, формирователь такта, схему установления порога декодирования, логические схемы И, НЕ, кодопреобразователь, счетчики, регистры сдвига, узлы сравнения и переключения, а также выходной накопитель, отличающееся тем, что, с целью расширения функциональных возможностей, дополнительно содержит узел вычисления порога декодирования, состоящий из счетчика числа несовпадений, тактовый вход которого через схемы И и НЕ и схему запрета связан с выходом узла сравнения кодовых комбинаций; триггеров памяти, входы которых в состоянии 0 соединены с выходами схем И узла перезаписи, а в состоянии 1 - с формирователем такта установки; дешифратора порога декодирования, входы которого подключены к выходам триггеров памяти, а выходы - ко входам схемы установления порога декодирования; схем И, одни входы которых связаны с выходами разрядов счетчиков несовпадений, а другие - с выходом формирователя такта сброса.