Вычислительно логическое устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 337824 Союз Советских Социалистических Республик. 6 11 с 1500 ПриоритетОпубликовано 05 Х.1972. Бюллетень15Дата опубликования описания 5 У 11.1972 Комитет по делам изобретений и откры при Сосете Министр СССРУДК 681,327.6(088,8) вторыобретени лосов, В. Ф, Мелехин и аров титут.д ;,с-;.Ф ь х Т ыц 41.1енинградский ордена Ленина политехническийим, М. И, Калинина витель ЛЬНО-ЛОГИЧЕСКОЕ УСТРОЙСТВО ВЫЧИ области запоми 5 и рисоединением заявкиИзобретение относится ква,ющих устройств.Известно вычислителыно-логическое устройство, содержащее мапнитный оперативный накопитель информации с разрядными шинами, усилители воспроизведения, цодключенные через соответствующие диоды,к регистиру регенерац 1 ив, матрицу магнитных сердечников с прямоуголыной петлей гистерезиса,ППГ, пропьипых взаим)но перпендикулярньвми адресными и разрядными шинами а также первыми и вторыми диагональньсми шинами, два реверсввных,дешифратора, регистр сдвигателя. Однако эти устройства имеют сложенную констру 1 кцию,и малую скорость работы.Описываемое устройстево отличается от известного терм, что разрядные шины матрицы подключены одними концами к соотве гствующим входам усилителей:воспроизведения, адресные чпины матрицы подсоединены к выходам 1 регистра сдвигателя, входы которого через соответствующие диоды соединены,с выходами усилителей восстроизведения, а первые и вторые диагоналыные шины матрицы подключены соответственно к выходам первого,и второго реверсивных дешифраторов,Указанные, отличия позволяют упростить устройство и повьпсить его быстродействие.На чертеже изображепо предлагаемое устройстево,Оно содержит магнитный оперативный накопитель, состоящий из основной 1 и дополБительной 2 частей. 1 с разрядными шинами 3 и адресными щинами 4, подключенными к дешифратору 5 адреса, усилители воспроизведения 6, подключенные через диоды 7 к регистру регенерации 8, матрицу 9 магнитных сердечников 10 с ППГ, прошитых взаимно перпенд 1 икуляряьвми адресными 11,и разрядными 12 щинами, а также первыми 13 и вторыми 14 диагональными щинами, подклто,- чен,ными к перв,ому 15 и,вто,ромму 1 б реверсивным де шифр атор ам. Шины 12 подклю 1 чены одними концами к шинам 3 и другими - к усилителям воспроизведения б, шины 11 п 1 рисоединены к выходам регистра сдвигателя 17, входы которого связаны через диоды 18 с выходами усилителей воспроизведения б.Рассмотрим работу устрэйства на примере сд 1 вига кода Х на К разрядов 1 вправо.Сдвиг двоичного т.разряднопо кода Х:Х Хь ааписанного в одну из ячеек основной 1 1 ли,допалнительной 2,части, накопителя Ба Й разрядов встраво состоит в том, что код Х должен перезаписатыся в какую-либо ячейку накопителя так, чтобы самый старший разряд кода Х(Х,) оказался записанным в т разряд ячейки накооителя, 1 следующий т3разряд кода Х(ХП, ) в т - й - 1 разрядячейни и так д,алее.При этом й младших разрядов кода Х могут быть отброшены (вытеснены) из,матрицы(простойсдвиг), либо записаны в ту жеячейку,накопителя в разряды оовободившиеея от старящих р,азрядов кода Х (циклическийодвиг),Олерация сдавиг кода Х на й,разрядов вправо выполняется за четыре такта.В первам такте,код Х, считываемый с какой-либо ячейни основной 1 или дополнителыной 2 части накопителя через усилителивоспроизведения б диогов 18, записывается врегистр сдвигателя,17, К концу перьвого такта в регистуре сдвигателя 17 будут подпотовлены те р,азряды, которььм в коде Х соотвечствовала единица.В исх,одежном состоя,нии все сер,дечники мат,рицы 9 находятся в положении;ноль и готовыдля приема сдвитаемого кода.Во втором такте сипналом из устройствауправления (на чертеже,не показано) считывается состоянне репистра одвигателя 17 исоздаются полутоки в адресных шинах 11.Одновременно опрашивается реверсивный дешифратор 15 в результате чего в Й-ой диагональной щине 13 формируетсяполуток. Полутоки в адресных, шинах 11,и в Й-,ой диагональной юине 13 записьпвают сдвигаемый кодХ в сердечнике матрицы на пересечении этихши,н.Если выталкиваемые й младших р,азрядов сдвигаемого кода требуется записатьосвободившиеся в й старпьих разрядов, тоодновременно с,дешифратором 15 устройством управления опрашивается,дешифратор1 б, который выдает полуток в Й диагональную щину 14. Тогда А младших разрядов задишутся в сердечнике матряцы на пересечении Й-ой диагоналыной шины 14 и адресныхШин 11.В третьем такте,заавсанный в,предыдущемтакте в еердечники матрицы код Х считывается в регистр регенерации 8.В случае простого сдавига импульсом полного тока считываются только т - Й,старших разрядов кода Х по А-ой диагональной,шине,И. При этом:в,разрядных шинах 12наводится в,д,с., которая через усилителивоспроизведения б, диоды 7 записывает кодХ в регистр регенерации, начиная с т - Аразряда по 1-ый разряд репистра регенерация 8, 5 10 15 20 25 30 35 40 45 50 В случае циклического сдвига одновременно перемапничвваются сердечники Й - т диагональными шинами 18 и 14.В,режиме циклического сдвига,возможен случай сдавига с удвоенной точностью, который отличается от циклического сдвига терм, что Й,младших разрядов сдвинутого кода считывается в любой следующий такт по А-ой ди агоналыной шине 14,В четвертом,такте,сдвинутый,код Х записывается в о,дну из ячеек,накопителя. Для этого устройстево управления опрашивает регистр .репенерация 8, который выдает полу- токи в соответствуюпцие разрядные шины 12. Одновременно в нужную адресную штину 4 выдаемся полуток, которыми, суммируясь с вол уточками р азрядных шин 12, записьивает сдвинутый код Х в ячейку накопителя.Операйя сдвиг кода Х на А разрядов влево производится аналогично описалиной вььше операции сдвига кода вправо,.В описанном устройстве помимо сдвипов возможно также выполнение операции транспонирования матрицы двоичных символов. Предмет изобретения Вычислительно-логическое устройство, содержащее магнитный оперативный накопи,- тель информации с разрядными шинами, усилители воопроизведевия, подключенные через соотвепствующие диоды к регистру регенераци,и, матрицу мапнипных сердечников с прямоугодыной петлей гистерезиса, прошитых взаимно перпендикулярными адресными и разрядными шинами, а также перовыми и вторьпми диагональными шинами два ревер,- сивных дешифратора, регистр сдвигателя, отличаюиьееся тем, что, с целью упрощения устройства и повышения его быстродейспвия, разрядные:шины матрицы подключены одними концами ы;соопветствующим разрядным щинам оперативного накопителя, а,другими концами - к соответствуюпцим входам усилитедей воспроизведения, адресные пины матрицы подсоеди,неданы к в,ыходам регистра сдвигателя, входы которого через соотвепстствуюЮие диоды соединены с,выходами усилителев восцроизведения, а первые и вторые диагоналыные шины матрицы подключены соотвепственно к выходам перьвого и второго реверсивных,дешифраторов.337824 Составитель В. РудаковРедактор Е. Гончар Техред Л. Богданова Корректор Е. Зими ипография, пр. Сапунова,Заказ 2013/10 Изд,853ЦНИИПИ Комитета по делам изобретений иМосква, Ж, Рауш Тираж 448 Подписноткрытий при Совете Министров СССР ая наб д. 4/5