Преобразователь двоично-десятичного кода в двоичный и обратно

Союз Соеетския Социалистических Республикависимое от авт детельства Ле аявлено 19.111.1969 ( 1312905/18 61 5 явкисоединение риоритет Комитет ло делам Изобретений и открыт при Совете Министра СССР(088.8) бликовано 01.Ч 11.1971, Бюллетень2 Дата опубликован исания 12.И 11.1971 Авторыизобретения ряхин и О. Д. Жуков-Емельяна учно-исследовательский центр электронной вычислительной техник аявит ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧН В ДВОИЧНЫЙ И ОБРАТНО А Изобретение относи ки и вычислительной но для преобразован Известны преобраз ного кода в двоичный ично-десятичный, вып ние с помощью комби ний между разрядами ответствующими разтся к области техники и пр ия кодов.ователи двоично и двоичного ко олняющие пре национных схемвходного регис рядами суммат автоматиедназнач-десятичда в дво- образова- соединетра и со 30 Предложенное устроиство отличается тем, что при преобразовании (а+1)-разрядного десятичного числа, выход каждого разряда сумматора, кроме (4 п+1) -го, соединен со входом соответствующего разряда первого регистра, выход 1-то разряда первого регистра (1=1, 2, , 4(и+1 соединен со входом 4(п - 1)+1-го разряда второго регистра, выход 1-го разряда второго регистра (1=5, 6, ., 4 п, (8 п+4), , 12 п) соединен по цепи сдвига со входом (1 - 4) -го разряда того же регистра, выход Й-го разряда второго регистра (Й=(4 п+1), , ., 8 п), кроме (8 ц - 2)-го разряда, соединен с первым входом т-го разряда сумматора (т= =4, 5 (4 и+3), и, кроме 8 п-го разряда, соединен со вторым входом О-го разряда сумматора (д=2, 3, ., 4 п), а выходы (8 п+2), (8 п+3) и (8 а+4)-го разрядов второго регистра соединены со вторыми входами (4 л+2), (4 п+3) и (4 и+4)-го разрядов сумматора соответственно, причем выходы (8 а+2) и (8 п+ +1)-го разрядов того же регистра соединены через первую схему ИЛИ с первым входом (4 п+1) -го разряда сумматора, а также соединены со входами первой схемы И, соединенной по входу также с выходом 8 п-го разряда второго регистра, а выход этой схемы И и выход (4 п+1)-го разряда сумматора соединены через вторую схему ИЛИ со входом (4 а+1)-го разряда первого регистра, причем выходы (8 п - 2) и (8 п - 1) -го и инверсный выход 8 п-го разрядов второго регистра соединены со входами второй схемы И, а выход этой схемы И и выход 8 п-го разряда второго регистра соединены через третью схему ИЛИ со вторым входом (4)г+1)-го разряда сумматора.Это позволяет повысить быстродействие устройства и упростить его схему за счет выполнения в каждом разряде одновременного сложения трех слагаемых на двухвходовом сумматоре.Схема устройства для иизображена на чертеже. Устройство содержит 12-разрядный первый регистр 1, выполненный на триггерах 2 - 18, сумматор 14, выполненный на двенадцати одноразрядных сумматорах 15 - 2 б, 24 - разрядный второй регистр 27, выполненный на триггерах 28 - 51, схемы ИЛИ 52, Я и 54, схемы И 55 и 5 б.308426 Составитель В, ИгнатущеикоТехред 3, Н. Тараиеико Корректор Л. А. Царькова Редактор Е. Гончар Заказ 217614 Изд.951 Тираж 473 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж 35, Раушская наб., д. 4/5 Типография, пр. Сапунова, 2 5матор с (4 а+1) разрядами, второй регистр с 12 п разрядами, схемы И и ИЛИ, отликаюи 1 ийся тем, что, с целью повышения быстродействия и упрощения схемы, выход каждого разряда сумматора, кроме (4 п+1)-го, соединен со входом соответствующего разряда первого регистра, выход 1-го разряда первого регистра (1= 1, 2, , 4(п+1) соединен со входом 14(и - 1)+11-го разряда второго регистра, выход 1-го разряда второго регистра (1=5, 6, , 4 л; (8 п+4) 12 п) соединен по цепи сдвига со входом (1 - 4) -го разряда того же регистра, выход Й-го разряда второго регистра (й=(4 п+1) 8 п), кроме (8 п - 2)-го разряда, соединен с первым входом т-го разряда сумматора (т=4, 5, , (4 п+3) и, кроме 8 л-го разряда, соединен со вторым входом д-го разряда сумматора (д=2, 3 4 п), а выходы (8 п+2), (8 п+3) и (8 п+4)-го разрядов второго регистра соединены со вторыми входам и (4 гт+ 2), (4 п+ 3) и (4 п+ 4) -го р азрядов сумматора соответственно, причем выходы (8 л+2) и (8 гг+1)-го разрядов того же реги стра соединены через первую схему ИЛИ спервым входом (4 г+1)-го разрядасумматора, а также соединены со входами первой схемы И, соединенной по входу также с выходом 8 н-го разряда второго регистра, а выход этой 10 схемы И и выход (4 и+1)-го разряда сумматора соединены через вторую схему ИЛИ со входом (4 п+1)-го разряда первого регистра, причем выходы (8 п - 2) (8 а - 1) -го и инверсный выход 8 п-го разрядов второго регистра со единены со входами второй схемы И, а выход этой схемы И и выход 8 п-го разряда второго регистра соединены через третью схему ИЛИ со вторым входом (4 а+1)-го разряда сумматора.