293215

ОП ИСАН И ЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 20 Л.1969 ( 1335728/26-9)с присоединением заявкиЛПК 6 01 г 23,1 ПриоритетОпубликовано 15.1,1971. БоллетеньДата опубликования описания 1.111.197 Комитет по дела изобретений и открытий при Совете слинистрав СССР"-1:зхЦДу6 Кй ЩА фблко ТЕЛЬ СПЕКТРАЛЬНОЙ ПЛОТНОСТИ ЗМ Предлагаемое устройство относится к области спектрального анализа и может быть и:пользовано для построения устройств спектрального анализа сигналов инфразвуковых частот. 5Известны измерители спектральной плотности по корреляционной функции, содержащие водное, запоминающее управляющее, усредняющее и регистрирующее устройства, а также генератор синусоидальных на 1 тряже ний и схему умножения.Однако изв естные устройства обладают низкой точностьто, обусловленной многократными последовательными преобразованиями вида представления измеренной коррекцион ной функции, малым быстродействием, обусловленным как наличием многократных преобразований вида представления корреляционной функции, так и временным разделением операции измерения спектральной плот ности на три последовательных этапа: измерение корреляционной функции Р (т) входного сигнала; промежуточная регистрация измеренной функции Р (г) в запоминающем устройстве и измерение собственно спект ральной плотности 5 (о).С целью повышения точности и быстродействия измерения предлагаемое устройство снабжено блоком дискриминации, состоящим из усилителя-инвертора, дискриминаторов ор дипат и знака и временных квантователеи, блоком электронно-дискретной задержки, со. стоящим из триггеров; блоком управленпя и синхронизации, состоящим из генератора тактов, делителей частоты и устройства постоянной задержки, блоком арифметического устройства, состоящим из коммутатора, схем совпадения, дискриминаторов знаковых совпадений, схем сборки импульсов, реверсивного счетчика и индикатора, при этом зходы первых триггеров первого и второго каналов блока электронно-дискретной задержки соединены с выходами временных квантователей каналов дискриминатора ординат блока дискриминации. Вход первого триггера третьего канала блока электронно-дискретной задержки соединен с выходом временного квантователя канала дискриминатора знака блока дискриминации, вторые входы каждого триггера блока электронно-дискретной задержки соединены с выходом устройства постоянной задержки блока управления и синхронизации. Выходы триггеров первого и вто,рого каналов блока электронно-дискретной задержки соединены с четырьмя схемами совпадения соответствующего канала арифметического устройства. Ко вторым входам схем совпадения подсоединены выходы временных квантователей блока дискриминации, Третьи входы схем совпадения и дискриминаторовзнакового соответствия подключены к коммутатору, а четвертые входы связаны с генератором тактов блока управления и синхропизации через соответствующие делители частоты, связанные с выходами блока установки коэффициентов деления. Все выходы схем совпадения через схему сборки импульсов связаны со входом реверсивного счетчика, второй вход которого соединен через схему соорки импульсов с дискриминаторами знакового соответствия каналов блока арифметического устройства, а выход - с индикатором.На чертеже представлена блок-схема предлагаемого устройства для измерения спектральной плотности сигналов инфразвуковых час гот,Устройство состоит из блока дискриьминации 1, содержащего усилитель-инвертор 2, дискриминатор ординат 3, дискриминатор знака 4 и временные квантователи 5, б и 7, блока электронно-дискретной задержки 8, состоящего из трех каналов задержки, первой из которых состоит из триггеров 9 - 11, второй - из триггеров 12 - 14 и третий - из триггеров 15 - 17, блока управления и синхронизации 18, содержащего генератор тактов 19, делители 20 - 30 частоты, блок 31 установки коэффициентов деления и устройство 32 постоянной задержки, арифметического устройства 33, содержащего коммутатор 34, схемы совпадения 35 4 б, дискриминаторы 47 - 49 знаковых совпадений, схемы 50 и 51 сборки импульсов, реверсивный счетчик 52 и индикатор 53.Устройство работает следующим образом.Входной сигнал х (1) поступает на усилитель-инвертор 2 блока дискриминации, модуль сигнала х (1) поступает с одного выхода усилителя-инвертора 2 на дискриминатор ординат 3, а с его друггого выхода усиленный входной сигнал поступает на,дискриминатор знака 4. В дискриминаторе ординат 3 происходит разделение сигнала по интервалам и формирование импульсных последовательностей, длительность импульсов в которых пропорциональны времени пребывания сигнала в соответствующих интервала, Далее ихгпульсы поступают на временные квачтователи 5 и б. Импульсная последовательность с выхода дискриминатора знака, песущая информацию о текущей полярности сигнала, поступает на один вход временного квантователя 7. На вторые входы временных квантователей 5 - 7 поступают импульсы с выхода генератора тактов 19 через делители 23 и 30 частоты. После времяимпульсного преобразования в блоке дискриминации 1 сигналы поступают на схему совпадения 35 - 4 б и в блок электронно-дискретной задержки 8, состоящий из последовательно соединенных триггеров 9 - 17, Работой триггеров блока 8 управляют выходные импульсы устройства 32 постоянной задержки. Число каналов задержки блока 8 определяется количеством,. соз м, ,65 5 10 15 20 25 30 35 40 45 интервалов дискриминатора ординат 3, кото,рое выбирается в зависимости от требуемой точности анализа. В блоке 8 предусмогрен дополнительный канал для задержки знаковой информации.Триггеры каналов задержки строятся по схеме с,раздельными входами. Импульсы с выхода блока 32 осуществляют сдвиг поступающей информации вдоль последовательной цепи триггеров каждого канала блока задержки 8. При перебросе триггеров 9, 12 и 15 импульсы с первых выходов триггеров поступают на входы триггеров 10, 13 и 1 б, а со вторых выходов - на схемы совпадения 35 - 38 и дискриминатор 47 знакового соответствия первого канала арифметического устройства 33. На вторые входы этих схем совпадения поступают импульсы с выходов временных квантователей 5 - 7 блока дискриминации 1.На третьи входы схем совпадения поступают импульсы с выхода делителей частоты 20 и 21. Четвертые входы схем совпадения 35 - 45 и дискриминаторы 47 - 49 знаковых совпадений, подсоединены к выходам коммутатора 34, на вход которого поступают импульсы с делителя частоты 29, Частота следования импульсов на выходе последнего в гг раз больше частоты следования импульсов с делителя 30 (гг - число триггеров в каждом канале блока 8). Импульсы с выходов схем совпадения 35 - 4 б поступают через схему сборки импульсов 50 на,первый вход рсверсивного счетчика 52. В зависимости от состояния дискриминатора 47 - 49 знаковых совпадений, подсоединенных ко второму входу реверсивного счетчика 52 через схему сборки импульсов 51, счетчик переводится в режим сложения или вычитания,Делители частоты 20 - 28 блока управления и синхронизации 18 предоставляют собой фазоимпульсные многоустойчивые элементы, коэффициент деления, которых устанавливается в соопветствие с ниже приведенными формулами, при этом коэффициенты деления первой группы, состоящей из блоков 20 - 22, равны: Ун) гхд с(О )Коэффициенты деления второй группы, состоящей из блоков 23 - 25 равны:1 5 Коэффициенты деления третьей группы,эстоящей из блоков 2 б - 28, равны:е Т, - интервал интегрирования,Р 1 - частота генератора тактов, 1, 512, %22 - Весовые коэффициенты,т, - время задержки.Коэффициенты деления устанавливаются с эмощью блока Л установки коэффициентсв еления.Одна ордината спектральной плоскости опеделяется за время, равное длительности еализации сигнала х (1). Каждая следую,ая ордината спектральной плотности, сооттствующая частоте а;, определяется аналотчным образои, при этом коэффициенты дения блоков 20 - 28 устанавливаются согласэ формулам (1 - 9), в которых в 1 замепяет-на а;. Результат измерения каждой ордиаты фиксируется индикатором 58.Предмет изобретенияИзмеритель спектральной, плотности, соержащий входноерегистрирующее и управляющее устройства, отличающийся тем, что, с целью повышения точности и быстродействия измерения, выход каждого временного кванхователя блэка дискриминацил сое динен соответственно одним из входов первых триггеров всех каналов блока электронно-дискретной задержки, а ко вторым входам каждого триггера блока электродподискретной задержки подсоединен выход уст ройства постоянной задержки блока управления и синхронизации, при этом выходы триггеров первого и второго каналов олока электронно-дискретной задержки,подключены к одним из входов четырех схем совдаде ния соответствующих каналов арифметического устройства, вторые входы схем совпадения соединены с выходами временных квантователей блока дискриминации, гретьи входы схем совпадения и входы дискримина торов знакового соответствия подключены ккоммутатору, а четвертые входы схем совладения подсоединены к генератору тактов блока управления и синхронизации через соответствующие делители частоты, соединен ные с выходами блока установки коэффициента деления, причем все выходы схем совпадения через схему сборки импульсов соединены с одним из входов реверсивного счетчика, второй вход которого подсоединен через З 0 вторую схему сборки импульсов с выходамидискриминаторов знакового соответствия арифметического устройства. 11г-т 1 1 й т, пг -