Непрерывный цифровой интегратор

24112 ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических РеспубликКомитет по лелам изобретений и открытий ори Совете Министров СССРАвторизобретения В, А. Паршинский Заявитель НЕПРЕРЫВНЫЙ ЦИФРОВОЙ ИНТЕГРАТОР Изобретение относится к области автоматики и вычислительной техники,Известен цифровой интегратор типа двоичного сумматора, выполненный на динамических, например, ферриттранзисторных элементах, содержащий регистр подынтегральной функции, накопитель приращения интеграла и кольцевой сдвигающий регистр, который обеспечивает синхронизацию работы устройства.Предлагаемый непрерывный (быстродействующий) цифровой интегратор отличается от известных тем, что содержит динамические триггеры, связанные с регистром подынгегральной функции и накопителем приращения интеграла. Такое выполнение устройства повышает его точность.Предлагаемый интегратор отличается так. же тем, что он содержит динамический триггер в цепи отрицательной обратной связи, которая соединяет выход накопителя с регист ром, служащим нуль-органом, а в цепи ввода - счетчик входных приращений, связанный с помощью динамических триггеров с нуль-органом, и устройство совпадения, выход которого соединен с шиной сброса счетчика. Это повышает быстродействие и надежность слежения.На чертеже изображена блок-схема предлагаемого непрерывного цифрового интегратора следящего типа. Он содержит динамические триггеры 1,ячейки 2 временной задержки, нуль-орган(устройство сравнения) 3, накопитель 4, триггеры знака 5, кольцевой сдвигающий регистр6, генератор 7 импульсов, статический триггер 8, счетчик 9 и устройство совпадения 10.Основная часть интегратора содержит к горизонтально расположенных динамическихтриггеров (к - число двоичных разрядов регистра подынтегральной функции), состоящихиз ферротранзисторных ячеек. Регистром подынтегральной функции является реверсивный двоичный счетчик, состоящий из к последовательно соединенных друг с другом фер 15 ротранзисторных статических триггеров. Поступающая на вход счетчика информация ввиде единичных импульсов фиксируется в немв виде нормального двоичного кода,20 Счетчик управляется с помощью логическихэлементов И.Переключение с одного режима (суммирования) на другой (вычитание) производится триггером знака 5, собранного по обычной 25 полупроводниковой схеме на транзисторах.Коллекторный ток этих транзисторов подмагничивает ферротранзисторные ячейки логических элементов И. Подмагничивание является необходимым условием работы устрой.30 ства.3С целью исключения сбоев в работе накопителя (двоичного сумматора) с момента передачи в него значения подынтегральнопфункции из регистра до момента окончанияпоследовательного переноса в разрядах накопителя 4 между статическими триггерами последнего предусмотрены дополнительные ферротранзисторные ячейки 2 для временной задержки. При этом произведение времени задержки одной ячейки на число 2 к не должнопревышать периода следования тактовых импульсов. Синхронизация работы всего устройства производится с помощью кольцевогосдвигающего регистра, собранного на ферротранзисторных ячейках и управляемого двухтактным генератором 7 импульсов.Цепь отрицательной обратной связи содержит один динамический триггер 11.Цепь автоматического ввода приращенийсостоит из реверсивного двоичного счетчика 9с числом разрядов к и устройства совпадения10, каждая схема имеет к входных переменных. Счетчик 9 связан поразрядно с нуль-органом 3 посредством динамических триггеров1, не имеющих промежуточных ячеек восстановления кодовой комбинации,Устройство работает с приращениями, представленными в бинарной системе, При этомединичному приращению +1 соответствуетналичие импульса на выходе +ЬЛ цепи ооратной связи, а приращению - 1 соответствует импульс на выходе - ЛЛ.В случае, когда приращение равно нулю,импульсы возникают на выходах поочередно.В самом интеграторе приращения кодируютсяв специальном (к - 1)-разрядном двоичномкоде. Положительные входные приращениязаписываются в счетчике в дополнительномкоде, а отрицательные - в прямом. Знакплюс представляется 1 в старшем к-м раз.ряде устройства, а знак минус - О в томже разряде.Таким образом, положительному единичному приращению и отрицательному нулевомуприращению будут соответствовать предельно-сопряженные кодовые комбинации 1111 ии 0000. Положительного нулевого приращения не существует, и кодовая комбинация1000 - неопределенная. В общем случаеинтегратор может накапливать и отрабатывать передавать) многоразрядные приращения. Синхронизация работы всего устройстваосуществляется с помощью кольцевого сдвигающего регистра б, управляемого двухтактным генератором 7, при этом импульсы десятого такта образуются на выходе статического триггера 8, используемого в качестве делителя.Перед началом работы интегратора производится подготовка соответствующих ячеекподачи импульсов на клеммы 0 и 1. Приэтом в накопитель 4 записывается комбинация11100, что исключает собственный переходный процесс устройства, и на выходе ЛХ будет последовательность вида 010101 Далее5 ю 15 го 25 зо 35 40 45 50 55 60 65 4в основной регистр (нуль-орган 3) вводитсяпараллельным двоичным кодом начальноезначение входного приращения. С запускомгенератора 7 интегратор начинает передачуприращений на основе итерации, протекающей в пять тактов, Количество итераций почти пропорционально абсолютному значениюпоступившей разности.В первый такт 1 импульс поступает на входприращения Лх независимой переменной, и нанулевом выходе триггера старшего разряданакопителя 4 образуется кодовый импульсЛЛ, который передается в цепь отрицательнойобратной связи.Во второй такт 1 на одном из разделенныхвыходов цепи обратной связи появляется импульс, воздействующий на триггер знака 5нуль-органа 3. В третий такт 1, импульс поступает на счетный вход нуль-органа. После передачи входного приращения в нуль-органе 3будут поочередно возникать кодовые комбинации 11,11 и 00,00. Импульсы поступают по всем входам схем совпадения. При этомв четвертый такт 14 за две итерации схемысовпадения срабатывают, и из цепи ввода поступает новое приращение, В пятый такт ;,импульс поступает на счетный вход триггера8, В десятый такт 1, на вход устроиства приходит импульс приращения Лу зависимой переменной. Знак приращения фиксируетсятриггером счетчика 9, Частота входных импульсов Лу не зависит от числа разрядов интегратора и ее максимальное значение равноодной десятой от значения тактовой частоты,Предмет изобретения1. Непрерывный цифровой интегратор, выполненный на динамических, например ферриттранзисторных элементах, содержащий регистр подынтегральной функции, накопительприращения интеграла и кольцевой сдвигающий регистр для синхронизации работы устройства, отличающийся тем, что, с целью повышения точности интегрирования, он содержит динамические триггеры, подключенныепо входам к триггерам регистра подынтегральной функции, а по выходам к триггерамнакопителя приращения интеграла.2. Интегратор по п. 1, отличающийся тем,что, с целью повышения быстродействия слежения, он содержит динамический триггер вцепи отрицательной обратной связи, котораясоединяет выход накопителя с регистром, служащим нуль-органом,3. Интегратор по п. 2, отличающийся тем,что, с целью повышения быстродействия ввода и надежности слежения, он содержит в це.пи ввода информации счетчик приращений,связанный посредством динамических триггеров с нуль-органом, и устройство совпадения,выполненное на двух группах элементов И,подключенных по входам соответственно к ну.левым и единичным выходам триггеров регистра подынтегральной функции, и связанноепо выходу с шиной сброса счетчика,241121 Составитель Е. МаксимовТекред Л. В. Куклина Корректор М. В. Радзинскаи Редактор О. филиппова Заказ 18535 Тираж 480 Подписное ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Центр, пр. Серова, д, 4 Типография, пр. Сапунова, 2