Устройство для контроля правильности выполнения последовательности команд в программе

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 05 ОБРЕТЕН ЕТЕЛЬСТВУ торы 6, 7 находятся в нулевом состоянии.Коммутатор 10 подключает вход 1.2 к информационному входу накапливающему сумматору 6,На вход 1.1 поступают импульсы чтения в команды и, проходя через элементы ИЛИ с,14, увеличивают состояние счетчика 8 на со единицу, а.также, йроходя через элемент ИЛИ.13, поступают на управляющие входы накапливающих сумматоров и разрешают накопление(сложение) кодов адреса счетчи- О ка команд, поступающих на вход 1.2, в сум- Сд маторе 6. Содержимое сумматора 7 в данном случае не изменено (прибавляется код 0000). При состоянии счетчика ъ 800001 открывается элемент ИЛИ-НЕ с первым инверсным входом и разрешает запись очередного (первого в рассматриваемой последовательности) коды адреса счетчика команд в регистре 12, В счетчике 8 в любой момент времени содержится число выполненных команд в контролируемой последовательности (емкость счетчика выбиГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОЧСТВО СССРГОСПАТЕНТ СССР). ОПИСАНИЕ И К АВТОРСКОМУ С ВИД 1(56) Авторское свидетельство СССРМ 1298753, кл, 6 06 Г 11/28, 1987.Авторское свидетельство СССРМ 1552189, кл, 6 06 Р 11/28; 1988,(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПРАВИЛЬНОСТИ ВЫПОЛНЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТИ КОМАНД В ПРОГРАММЕ(57) Изобретение относится к вычислительной технике и может быть использовано Изобретение относится к вычислительной технике и может быть использовано в устройствах контроля правильности выполнения программ вычислительных систем.Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения двухкратного повторения койтролируемой последовательности команд.Схема устройства показана на чертеже.Устройство. содержит вход импульса чтения команды 1,1, .вход адреса счетчика команд 1;2, формирователи импульсов 2.3, схему сравнения 4, элемент задержки 5, накапливающие сумматоры 6, 7, счетчик 8, Т- триггер 9, коммутатор 10, элемент ИЛИ-НЕ с первым инверсным входбм 11, регистр 12, элементы ИЛИ 13, 14, выходы 15.1, 15,2, 15.3.М Устроиство работает следующим образом.. В исходном состоянии счетчик 8, триггер 9, регистр 12 и накапливающие суммасистемах обработки данных д правильности выполнения Целью изобретения является функциональных возможносте за счет обеспечения двухкратн ния контролируемой последо команд, Поставленная цель введением в состав устройства рователей импульсов; схемы элемента ИЛИ, двух накаплива торов, коммутатора, регистра, элемента ИЛИ-НЕ с первым инв дом и соответствующих связей ля контроляпрограмм.расширение й устройстваого повторевательности достигается двух формисравнения,ющих суммаТ-триггера, ерсным вхо ил.1795463 3рвется из условий оптимизации вычислительного процесса по быстродействию сучетом интенсивности необнаруживаемыхсистемой контроля сбоев), а водном из накапливающих сумматоров - суммарный код 5адресов аыполненных команд.При переполнении счетчика 8 импульспоявляется на выходе переполнения этогосчетчика и, поступая на Т-триггер 9, переводит его в единичное состояние. В этотмомент времени в регистре 12 записан кодадреса первой команды из контролируемойпоследовательности, а в сумматоре 6 - суммарный код исполненных команд контролируемой последовательности. 15По перепаду потенциала в выходе Ттриггера с низкого на высокий коммутатор10 подключает вход 1.2 к накапливающемусумматору 7, формирователь 2 вырабатывает импульс, который поступает на выход 2015,1 останова вычислений, По этому сигналуна счетчик адреса команд ЭВМ записывается содержимое регистра 12 и передаетсяуправление блоку микропрограммного уп-.равления для выполнения требуемой операции. Элемент задержки 5 срабатываетпосле устойчивой переписи кода из регистра 12 на счетчик адреса команд ЭВМ. Импульс, задержанный в элементе 5,поступает через элемент ИЛИ 14 на вход 3 Осчетчика 8, а также через элемент ИЛИ 13на управляющие входы накапливающихсумматоров 6 и 7.Таким образом, контролируемая последовательность команд повторяется в ЭБМ,а коды адресов, выполняемых команд накапливаются в сумматоре 7. При переполнении счетчика 8 импульс переполнения сэтого элемента поступает на Т-триггер 9,переводя его в нулевое состояние. Форми Орователь импульсов 3 вырабатывает импульс по периоду потенциала с высокого на.низкий. Этот импульс поступает на вход управления схемы 4, в которой производитсясравнение содержимого сумматоров 6 и 7, 45Если коды в элементах 6 и 7 равны, то устройство продолжает контроль очереднойпоследовательности команд программыаналогичным образом. Иначе импульс появляется на выходе 15.3 устройства, сигнали Озируя об ошибке в контролируемойпоследовательности команд,Следует заметить, что в элементах 6, 7может произойти переполнение (потеря55 единицы старшего разряда), Однако, в этомслучае работоспособность устройства ненарушается, так как в элементах 6, 7 происходят аналогичные процессы. формула изобретения Устройство для контроля правильности выполнения последовательности команд в программе, содержащее: Т-триггер, комму-. татор, регистр, схему сравнения, первый формирователь импульсов, элемент задержки, дешифратор, причем выход Т-триггера соединен с управляющим входом коммутатора и через первый формирователь импульсов с входом элемента задержки, выход регистра является информационным выходом устройства, о тл ич а ющееся тем, что, с целью расширения функциональных возможностей за счет обеспечения двукратного повторения контролируемой последовательности команд, оно содержит второй формирователь импульсов, два элемента ИЛИ, счетчик, два накапливающих сумматора, причем вход чтения команды устройства подключен к первым входам элементов ИЛИ, выход первого элемента ИЛИ подключен к управляющим входам накапливающих сумматоров, информационные входы которых подключены соответственно к первому и второму выходам коммутатора, информационный вход которого и информационный вход регистра подключены к адресному входу устройства, информационный выход счетчика подключен к входу дешифратора, выход которого подключен к входу управления записью регистра, выход переполнения счетчика подключен к входу Т-триггера, выход которого подключен к входу второго формирователя импульсов, выход которого подключен к управляющему входу схемы сравнения, выход первого формирователя импульсов является выходом останова устройства, выход элемента задержки подключен к вторым входам элементов ИЛИ, первый и второй информационные входы схемы сравнения подключены к выходам соответствующих накапливающих сумматоров, выход второго . элемента ИЛИ подключен к счетному входу счетчика, выход неравенства схемы сравнения является выходом ошибки устройства,1795463 з 431Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открыт113035, Москва, Ж, Раушская наб 4/5 ГКНТ СССР изводственно-и ьский комбинат "Патент", г.