Синтезатор частот

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 173072 5 Ц 5 Н 03 1 7/18 ЗОБРЕТЕН ОПИСАН ТОРСКОУУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССЛЬ 1150764, кл. Н 03 1 7/18, 1982.Авторское свидетельство СССМ 1257845, кл, Н 03 1 7/18, 1984.(57) Изобретение относится к облотехники. Цель изобретения - умнестабильности частоты выходньний. Синтезатор частот содержигенератор 1, делитель 2 частоты ватель в и Н,М асти радиеньшение х колебат опорныйчастотноО 4 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР фазовый детектор (ЧФД) 3, первый ключ 4, фильтр 5 нижних частот (ФНЧ), перестраиваемый генератор 6, делитель 7 частоты с переменным коэффициентом деления (ДПКД), датчик 8 синхронизма, формирователь 9 управляющих сигналов (ФУС), второй ключ 10, преобразователь кодов, включающий вычитатель 11 кодов. блок 12 постоянной памяти (БПП), дешифратор 13 адреса, и ВЯ- триггер 14. Принцип работы синтезатора частот состоит в уменьшении кода, выставляемого на ДПКД 7 в первом цикле счета, устраняющем начальную разность фаз сигналов, Уменьшение кода осуществляется при помощидешифратора 13, БПП 12 и вычитателя 11 по команде с ВЗ-триггера 14. Управление ВЯ-триггера 14. Управление ЯЯ-триггером 14 осуществляется с одного из выходов ФУС 9, 1 ил.Изобретение относится к радиотехнике и может быть использовано в приемопередающей радиоаппаратуре,Целью изобретения является уменьшение нестабильности частоты выходных колебаний.На чертеже представлена электрическая структурная схема синтезатора частот,Синтезатор частот содержит опорный генератор 1, делитель 2 частоты, частотно- фазовый детектор (ЧФД) 3, первый ключ 4, фильтр 5 нижних частот (ФНЧ), перестраиваемый генератор 6, делитель 7 частоты с переменным коэффициентом деления (ДПКД), датчик 8 синхронизма, формировател ь 9 уп равля ющих сигналов (ФУС), второй ключ 10, преобразователь кодов, включающий вычитатель 11 кодов, блок 12 постоянной памяти (БПП), дешифратор 13 адреса и КЯ-триггер 14.Синтезатор частот работает следующим образом.В отсутствии установившегося режима на выходе датчика 8 синхронизма появляется сигнал, блокирующий работу ФУС 9, с соответствующих выходов которого на управляющие входы первого ключа 4 и второго ключа 10 поступают сигналы, под действием которых первый и второй ключи 4 и 10 замыкаются и работает кольцо фазовой автоподстройки, В состав кольца авто- подстройки входят перестраиваемый генератор 6, ДПКД 7, ЧФД 3, ФНЧ 5. Опорня частота для кольца фазовой автоподстройки формируется при помощи опорного генератора 1 и делителя 2.Принцип работы синтезатора частот состоит в уменьшении кода, выставляемого на ДПКД 7 в первом цикле счета, устраняющем начальную разность фаз сигналов, поступающих на ЧФДЗ с ДПКД 7 и делителя 2, обусловленную конечным временем задеркки срабатывания цифровых микросхем ФУС 9 и ДПКД 7, Уменьшение кода осуществляется при помощи преобразователя кодов,В установившемся режиме в определенный момент времени, определяемый скважностью сигнала генератора тактовых импульсов, входящего в ФУС 9, на выходе сигнала управления напряжением питания ФУС 9(выход 1) появляется сигнал, поддействием которого второй ключ 10 замыкается и напряжение питания подается на делитель 2, ЧФД 3, ДПКД 7, С первого выхода сигнала начальной установки ФУС 9 (выход 2) подается сигнал на установку в исходное состояние делителя 2 и на Я-вход ВЯ-триггера 14, переводящий его выход в состояние "лог,1", с второго выхода сигнала начальной 5 10 15 20 25 30 35 40 45 50 55 установки ФУС 9 (выход 3) подается сигнал на установку в исходное состояние ЧФД 3 и ДПКД 7, Высокое состояние выхода ЯЯ- триггера 14 разрешает считывание информации с БПП 12.На первый вход вычитателя 11 с внешнего устройства постоянно подается код, определяющий коэффициент деления М ДПКД 7, дешифратор 13 из внешнего кода вырабатывает адрес, по которому идет считывание дополнительного кода М 1 с БПП 12. Код М 1 вычитается из М в вычитателе 11 и выработанный код М 2 поступает на ДПКД 7.После снятия первого сигнала начальной установки ФУС 9 делитель 2 начинает полный цикл счета, С появлением первого импульса на выходе делителя 2 с некоторым запаздыванием, определенным временем Лт задержки обрабатывания цифровых схем ФУС 9 и ДПКД 7, снимается второй сигнал начальной установки в исходное состояние ДПКД 7, ЧФД 3 и замыкается первый ключ 4. В результате этого ДПКД 7 с задержкой Ь с начинает цикл счета с коэффициентом деления М 2;Первый импульс на выходе делителя 2 устанавливает выход Й Я - триггера 14 в состояние "лог,О", что запрещает считывание кода из БПП 12, устанавливая на его выходе нулевой код, Со следующего цикла счета работа ДПКД 7 продолжается с коэффициентом деления М. Таким образом, устраняется начальная разность фаз сигналов, поступающих на первом цикле счета на ЧФД 3 ду - обусловленная ко 5 Лтнечным временем задержки срабатывания цифровых микросхем ФУС 9 и ДПКД 7.Тем самым уменьшается нестабильность частоты выходного сигнала синтезатора частот.В качестве вычитателя 11 можно использовать, например, микросхему К 564 ИПЗ; в качестве низкочастотных делителей, входящих в ДПКД 7, позволяющих реализовать предлагаемую процедуру записи кода - микросхему К 564 ИЕ 15, имеющую вход предварительной записи; в качестве высокочастотного делителя, входящего в ДПКД 7 и делитель. 2 - микросхему КФ 1036 ПЦ, имеющую входы установки выходного состояния в "0" или "1" и вход отключения питания; в качестве БПП 12 - микросхему К 563 РЕ 1; в качестве ВЯ-триггера 14 - микросхему К 564 ТМ 2,Формула изобретения Синтезатор частот, содержащий последовательно соединенные опорный генератор, делитель частоты, частотно-фазовый1730720 30 35 40 45 50 Составитель Ю,КовалевТехред М.Моргентал Корректор Н, Ревская Редактор С.Лисина Заказ 1517 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 детектор, первый ключ, фильтр нижних частот, перестраиваемый генератор и делитель частоты с переменным коэффициентом деления, выход которого подключен к второму входу частотно-фазового детектора, последовательно соединенные датчик синхронизма, формирователь управляющих сигналов и второй ключ, второй вход которого является входом сигнала питания синтезатора частот, выход второго ключа соединен с третьим входом частотно-фазового детектора, вторым входом делителя частоты с переменным коэффициентом деления и с вторым входом делителя частоты, третий вход которого подключен к второму выходу формирователя управляющих сигналов, третий выход которого соединен с третьим входом делителя частоты с переменным коэффициентом деления и с четвертым входом частотно-фазового детектора,второй вход и четвертый выход формирователя управляющих сигналов подключены соответственно к выходу делителя частоты и к второму входу первого ключа, а вход 5 датчика синхронизма соединен с выходомчастотно-фазового детектора, о тл и ч а ю щи йс я тем, что, с целью уменьшения нестабильности частоты выходных колебаний, введен преобразователь кодов, который выполнен в виде 10 последовательно соединенных дешифратора адреса, блока постоянной памяти и вычитателя кодов, а также введен ЙЯ-триггер, первый, второй вход и выход которого соответственно подключены к выходу делителя 15 частоты, к второму выходу формирователяуправляющих сигналов и к управляющему входу блока постоянной памяти, вход дешифратора адреса объединен с вторым входом вычитателя кодов и является кодовым 20 входом синтезатора частот.