Преобразователь двоичного кода в двоично-десятичный

)5 Н 0 ОПИСАН ОБРЕТЕН ТЕЛЬСТ КОМУ С К А ани оманч ОК 1 слителзованп еобра едстав ОСУДАРСТБЕННЬ 1 Й КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ1 РИ ГКНТ СССР(71) Институт проблем моделирэнергетике АН УССР72) А.А.Васильев, В,Н.Лесь, В,К,РВ.Н,Смирнов и Н,П,Тимошенко(56) Авторское свидетельство СССМ 809150, кл. Н 03 М 7/12, 1983.Патент США Р 4. 4069478,кл. 340-347 1978,(57) Изобретение относится к вычной технике и может быть исполвычислительных устройствах длязования целых двоичных чисел,ленных в дополнительном коде, в двоичнодесятичные или шестнадцатеричные. Целью изобретения является расширение класса решаемых задач за счет обеспечения возможности преобразования отрицательных чисел и преобразования двоичного кода в шестнадцатеричный код. Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр 1, триггер 3, формирователь 4 импульсов, счетчик 5, дешифратор 7, генератор 9 импульсов, и сумматоров 10, регистров 11, группы и элементов ИЛИ-НЕ 12-14, в. ходной регистр 16, дополнительно введены триггер знака 2, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, элемент ИЛИ-НЕ 8 и группы п элементов ИЛИ-НЕ 15 1 ил.Изобретение относится к вычислительной технике и может быть использовано ввычислительных устройствах для преобразования целых двоичных чисел, представленных в дополнительном коде, вдвоично-десятичные или шестнадцатеричные,Целью изобретения являются расширение класса решаемых задач за счет обеспечения возможности преобразованияотрицательных чисел и обеспечения преобразования двоичного кода в шестнадцатеричный код.На чертеже представлена блок-схемапреобразователя двоичного кода в двоичнодесятичный,Преобразователь содержит сдвиговойрегистр 1, триггер 2 знака, триггер 3, формирователь 4 импульсов, счетчик 5, элементИСКЛЮЧАЮЩЕЕ ИЛИ б, дешифратор 7.элемент ИЛИ - НЕ 8, генератор 9 импульсов,сумматоры 101-10 п, регистры 111-11 четыре группы элементов ИЛИ-НЕ 12-15, выходной регистр 16, вход 17 знака,информационный вход 18 преобразователя,вход 19 синхронизации, вход 20 режимапреобразования, выход 21 знака преобразователя, информационный выход 22,Сумматоры 10 и регистры 11 выполнены четырехраэрядными.Преобразователь работает следующимобразом,Г 1 о приходу тактового импульса на вход19 синхронизации преобразователя преобразуемая величина, поступающая на информационный вход 18, записывается всдвиговой регистр 1, знаковый разряд приэтом запоминается в триггере 2. В этот жемомент формирователь 4 импульсов устанавливает в нулевое состояние регистры111 - 11 счетчик 5. э также устанавливает вединицу триггер 3, который управляет сдвигом сдвигового регистра 1 и разрешает работу генератора 9 импульсов.Первый (старший) разряд преобразуемой величины с выхода регистра 1 сдвигапоступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ б, а затем на первый вход первого операнда сумматора 101 младшейтетрады, При работе устройства в режимепреобразования в двоично-десятичныйкод, наличии уровня логического "0" нэвходе 20 режима преобразования, на трехгруппах элементов ИЛИ - НЕ 12-14 определяется необходимость коррекции (прибавление б к соответствующей тетрадепреобразуемой величины),Первый импульс с генератора 9 импульсов поступает на входы синхронизации регистров 111-11 П, записывая в них 5 10 15 20 25 30 35 40 45 50 55 промежуточный результат, а также нэ счетный вход счетчика 5, увеличивая его содержимое на единицу, и вход синхронизации сдвигового регистра 1, осуществляя сдвиг нэ один разряд. Информация с выходов регистров 111 - 11, поступает на входы первогослагаемого сумматоров 101-10 л со сдвигомна один разряд.На первый вход первого слагаемогосумматора 101 поступает второй (по старшинству) разряд преобразуемой величины,поступающий с выхода сдвигового регистра1 через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6,При помощи групп элементов ИЛИ-НЕ 1214 анализируется содержимое регистров,Если коррекция в каком-либо из регистровнеобходима, то соответствующий элементИЛИ-НЕ руппы элементов ИЛИ - НЕ 15115; вырабэ 1 ывэет сигнал прибавления числа "6 в соответствующем данному региструсумматоре.По приходу второо и последующих импульсов с генератора 9 импульсов преобразователь продолжает работать аналогично.(М -1) й импульс с генератора 9 импульсов поступает на вход синхронизации сдвига сдвигового регистра 1, на входе которогоустанавливается И-й (младший) разряд преобрэауелой величин ы, Б ы ход де шифратора7, соответс 1 вующий состоянию счетчика 5,равному М, поступает нэ второй вход элемента ИЛИ-НЕ 8. Если преобразуемая величина - отрицательное число, то элементИЛИ НЕ 8 открыт, если положительное -ззкрьи Таким образом происходит прибавление единицы только для отрицзгельныхчисел На выходе сумматоров 101 - 10 п получаегся результат преобразований.М-й импульс с генератора 9 импульсовпоступает на вход синхронизации регистров 11 гп, переписывая в них результатпреобразований. Выход дешифратора 7, соответствующий состоянию счетчика 5, равному М, устанавливает триггер 3 в нулевоесостояние, что запрещает работу генератора 9 импульсов,По;приходу тактового импульса на вход19 синхронизации информация из регис 1 ров 111-11, переписыаэется в выходной регистр 1 б. В этот же момент преобразовательустанавливается в исходное состояние.При работе устройства в режиме преобразования в шестнадцатеричный код наличие уровня логической "1" на входе 20режима преобразования блокирует элементы ИЛИ 151-15 п.В этом случае происходит сдвиг без коррекции, На выходе регистров 111 - 11 л послеокончания преобразований устанавливается шестнадцатеричный код,1667259 формула изобретения Составитель М АршавскийТехред М.Моргентал Корректор В,Гирняк Редактор А.Маковская Заказ 2534 Тираж 460 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 Преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, и последовательно соединенных сумматоров, где и - число тетрад двоичнодесятичного кода, п регистров, три группы элементов ИЛИ-НЕ, выходной регистр, триггер, формирователь импульсов, генератор импульсов, счетчик и дешифратор, вход которого соединен с выходом счетчика, тактовый вход которого соединен с выходом генератора импульсов, тактовыми входами регистров и синхровходом синхронизации сдвига сдвигового регистра, информационный вход которого является информационным входом преобразователя, информационный выход которого является информационным выходом выходного регистра, синхровход которого соединен с синхро входом преобразователя, входом синхронизации сдвигового регистра и входом формиоователя импульсов, единичный выход которого соединен с входом сброса счетчика и входами сброса регистров, информационные входы которых соединены с выходами соответствующих сумматоров, входы трех старших разрядов первого операнда которых соответственно соединены с выходами трех младших разрядов соответствующих регистров, выходы двух младших разрядов -го регистра ( = 1 - п) соединены соответственно с первым и вторым входами -го элемента ИЛИ - НЕ первой группы, вь- ход которого соединен с первым входом 1-го элемента ИЛИ-НЕ второй группы, выход которого соединен с первым входом 1-го элемента ИЛИ-НЕ третьей группы, вторые входы 1-х элементов ИЛИ-НЕ второй и третьей групп соединены соответственно с инверсным выходом третьего и выходом четвертого разрядов 1-го регистра, выход четвертого разряда которого соединен с входом младшего разряда первого операн 5 10 15 20 25 30 35 40 да ( + 1)-го сумматора, выходы всех разрядов регистров соединены с информационными входами выходного регистра, вход генератора импульсов соединен с прямым выходом триггера, единичный и нулевой входы которого соединены соответственно с нулевым выходом формирователя импульсов и первым выходом дешифратора, инверсный выход триггера соединен с входом управления сдвигом сдвигового регистра, входы первого и четвертого разрядов второго операнда всех сумматоров соединены с входом логического нуля, о т л и ч а ю щ и йс я тем, что, с целью расширения класса решаемых задач за счет обеспечения воэможности преобразован я отрицательных чисел и воэможности преобразования двоичного кода в шестнадцатеричный код, в него введены четвертая группа элементов ИЛИ - НЕ, триггер знака, элемент ИЛИ - НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с выходом сдвигового регистра и прямым выходом триггера знака, информационный и синхровход которого соединены соответственно с входом знака и входом синхронизации преобразователя, выход знака которого соединен с выходом знака выходного регистра, вход знака которого соединен с прямым выходом триг ера знака, инверсный выход которого соединен с первым входом элемента ИЛИ - НЕ, второй вход которого соединен с вторым выходом дешифратора. а выход элемента ИЛИ - НЕ сое. динен с входом переноса первого сумматора, вход режима преобразования преобразователя соединен с первыми входами элементов ИЛИ - НЕ четвертой группы, вторые входы которых соединены с выходами соответствующих элементов ИЛИ - НЕ третьей группы, а выход-го элемента ИЛИ - НЕ четвертой группы соединен с входами второго и третьего разрядов второго операнда -го сумматора.