Устройство для контроля последовательностей импульсов

(51)5 6 06 Е 11/.1 ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Фиа, Р ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(53) 681.3 (088.8)фб) Авторское свидетельство СССРМ 1252030, кл. Н 03 К 5/13, 1985,Авторское свидетельство СССРпо заявке %4294348/24-24, кл. 606 Г 11/16,987.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕДОВАТЕЛЬНОСТЕЙ ИМПУЛЬСОВ(57) Изобретение относится к автоматике ицифровой технике и предназначено для проверки сложных блоков синхронизации, контроллеров, датчиков информации, используемых в автоматизированных системах уп равления, для обработки информации, связи, Отли:ительной особенностью устройства является то, что оно позволяет обеспечить контроль наборов в любой комбинации за счет запоминания входов, по которым должны поступить импульсы. Целью изобретения является повышение быстродействия. Поставленная цель достигается за счет введения группы триггеров 3, блока 5 элементов И, элементов ИЛИ 6, 7, и одновибратора 8. 2 ил.и блока 1 памяти 10 20 Изобретение относится к автоматике ицифровой технике и предназначено дляпроверки сложных блоков синхронизации,контроллеров, датчиков информации, используемых в автоматизированных системах управления, обработки информации,связи.Цель изобретения - повышение быстродействия,На фиг.1 приведена функциональнаясхема устройства; на фиг.2 - временная диаграмма работы устройства,Устройство содержит блок 1 памятипрограмм контроля, счетчик 2, группу триггеров 3.1 - 3 и, коммутатор 4, блок 5 элементов И, первый 6 и второй 7 элементы ИЛИ,одновибратор 8, выход 9 ошибки, входы 10контролируемых последовательностей,вход 11 разрешения записи, группу 12 входов номера контролируемой последовательности.Блок 1 памяти представляет собой ПЗУстатического типа и предназначен для хранения программ контроля последовательностейимпульсов, поступающих на входы 10 устройства.Наличие единицы в 1-и разряде считываемой ячейки памяти означает то, ч-о повходу 10.1 в текущем моменте времени ожидается поступление имп ульса.Счетчик 2 служит для формированияочередного адреса для блока 1 памяти, Начальный адрес с группы 12 входов записывается в счетчик 2 по импульсу,поступающему на его вход разрешения свхода 11 устройства. Оормирование следующего адреса осущестлвяется путем увеличения предыдущего на единицу поимпульсу, поступаюшему на счетный входсчетчика 2.Триггеры 3.1 - З,п поедназначенц длязапоминания факта ожидания импульса посоответствующим входам 10.1 - 10,п. В единичное состояние триггеры переводятсясигналами, поступающими с выхода блока 5элементов И на их Я-входы, а в нулевое - посигналам с входов 10, поступающим на их Ки С-входы одновременно,Коммутатор 4 формирует и. пульс на выходе 9 ошибки, если посгупивший на один из входов 10 устройства импульс не принадлежит контролируемой последовательности,Блок 5 элементов И управляет поступлением информации на 5-входы триггеров 3.1 - З,п,Элемент ИЛИ 6 формирует на своем выходе единичный сигнал, если хотя бы один из триггеров 3.1 - З,п находится в единичном состоянии,Элемент ИЛ И 7 управляет одновибратором 8,Одновибратор 8 формирует на своем выходе импульс длительностью, превышающей сумму времен срабатывания счетчика 2 Устройство работает следующим образом.Перед началом функционирования элементы памяти устанавливаются в ноль. Цепи начальной установки не показаны,В счетчик 2 с группы 12 входов записывается адрес первой ячейки, соответствующей контролируемой последовательности. Это осуществляется по импульсу, поступившему на вход 11По адресу, поступившему с выхода счетчика 2, из блока 1 считывается код, соответствующий входам, по которым ожидается поступление импульсов (например, 10.1 и 10,пединичные сигналы поступят на вход блока 5 элементов И.Одновременно по синхроимпульсу, поступившему на вход 11, одновибратор 8 сформирует импульс, который откроет блок 5 элементов И, и триггеры 3,1 - З,п перейдут в единичное состояние. на выходе элемента ИЛИ б появится единичный сигнал. Нулевые сигналы с инверсных выходов триггеров 3.1 - З,п закроют первый и и-й информационные входы коммутатора 4,Пусть первым поступит импульс по входу 10.п, триггер З.п обнулится. После поступления импульса по входу 10.1 триггер 3,1 обнулится и на вь;ходе элемента ИЛИ 6 сформируется задний фронт импульса, по которому счетчик 2 увеличит свое состояние на единицу. По новому адресу из блока 1 считывается код (в котором указаны, например, входы 10,2 и 10.п). По заднему фронту, сформированному элементом ИЛИ 6, сработает одновибратор 8 и сформирует на своем выходе импульс, который откроет блок 5элементов И, триггеры 3,2 и З.п перейдут вединичное состояние (фиг.2 а),Если контролируемая последовательность искажена и очередной импульс поступит не на ожидаемые входы (например, на вход 10,1), то он подтвердит нулевое состояние триггера 3.1 и пройдет через коммутатор 4 на выход 9 устройства и сформирует сигнал ошибки (фиг,2 б),Если одновременно с импульсом по входу 10.2 (соответствующим входной последовательности) поступит импульс на вход, по которому поступление импульса не ожидается (например, 10.1), то этот импульс все равно пройдет на выход коммутатора 4 и1612304 Составитель Н.ТороповаРедактор Н,Рогулич Техред М.Моргентал Корректор Т.Палий Заказ 3831 Тираж 570 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям пои ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5 зводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 сформирует сигнал ошибки, а импульс, поступивший на вход 10.2, обнулит триггер 3.2 и единичный сигнал с его инверсного выхода откроет второй информационный вход коммутатора 4 (фиг.2 в). 5Если в течение одного периода ожидания по входу 10.2 поступит еще один импульс (что соответствует искажению входной последовательности), то он пройдет через коммутатор 4 и сформирует на 10 выходе 9 сигнал ошибки (фиг.2 г).По окончании контролируемой последовательности из блока 1 считана ячейка, содержащая нулевой код. В результате все триггеры 3.1 - З.п останутся в нулевом со стоянии и коммутатор 4 открыт по всем входам. Поэтому любой импульс, поступивший на входы 10.1-10,п устройства, сформирует сигнал на выходе 9 устройства. 20Формула изобретенияУстройство для контроля последовательностей импульсов, содержащее блок памяти программ контроля, счетчик и коммутатор, причем информационные входы коммутатора 25 являются входами контролируемых последовательностей устройства, выход коммутатора является выходом ошибки устройства, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены группа триггеров, блок элементов И, два элемента ИЛИ и одновибратор, причем К-вход 1-го триггера группы ( = 1 п, где и - число контролируемых последовательностей) соединен с его синхровходом и с 1-м информационным входом коммутатора, прямые выходы триггеров группы соединены с входами первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ и со счетным входом счетчика, инверсные выходы триггеров группы соединены с управляющими входами коммутатора, вход разрешения записи счетчика соединен а вторым входом второго элемента ИЛИ и является входом разрешения записи устройства, выход второго элемента ИЛИ соединен с входом одновибратора, выход которого соединен с управляющим входом блока элементов И, группа информационных входов счетчика является группой входов номера контролируемой последовательности устройства, группа разрядных выходов счетчика соединена с группой адресных входов блока памяти программ контроля, группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с Б-входами триггеров группы,