Асинхронный распределитель

30 Изобретение относится к автоматике и вычислительной технике.Цель изобретения - повышение быстродействия асинхронного распределителя.На чертеже представлена функциональная схема устройства.Асинхронный распределитель состоит из ячеек 1 памяти, каждая из кото О рых содержит с первого по третий элементы И .2-4 и элементы ИЛИ 5-7, элемент ИЛИ-НЕ 8, элемент И-НЕ 9, первый 10 и второй 11 управляющие входы, первый 12 и второй 13 управляющие 15 выходы, вход 14 запуска и вход 15 начальной установки.Функционирование асинхронного распределителя осуществляется следующим образом. 20В исходном состоянии ячейки 1 памяти в К-триггер, состоящий из элементов 2-9, записан логический "0", т.е. на выходе элемента ИЛИ-НЕ 8 имеется единичный логический уро вень, на выходе И-НЕ 9 - нулевой. Для этого на вход 10 начальной установки подается нулевой логический сигнал, что приводит к появлению единичных уровней на выходах всех элементов ИЛИ-НЕ 8, которые в свою очередь устанавливают на выходах элементов И-НЕ 9 единичные логические уровни. После окончания начальной установки на входе 10 поддерживается единичный логический уровень.В рабочем режиме в асинхронном распределителе установка (х)-й ячейки 1 памяти производится подачей единичного логического уровня на ее 40 вход 14 запуска, При этом в К-триггер запишется " 1",. т.е . на выходе элемента ИЛИ-НЕ 8 появится нулевой логический уровень, а на выходе элемента И-НЕ 9 - единичный. Это состояние45 триггера не может измениться пока на входе 14 запуска (-)-й ячейки памяти не появится снова нулевой логический уровень. Установка К-триггера (1-1)-й ячейки памяти в "1" вызывает появление единичного логичес-. когЬ уровня на втором управляющем выходе 13, который ноступает на вход14 запуска 1-й ячейки памяти. В результате этого в К-триггер -й ячейИ 1155 ки памяти записывается 1 , т.е. на выходе элемента ИЛИ-НЕ 8 появляется нулевой логический уровень, на выходе элемента И-НЕ 9 - единичный логический уровень. Установка К-триггера-й ячейки памяти вызывает появлениенулевого логического уровня на первом управляющем выходе 12 1-й ячейки памяти, который поступает на первый управляющий вход 10 (1-1) -йячейки памяти. Если к этому моментуна входе 14 запуска (-)-й ячейкипамяти - нулевой логический уровень,то появление нулевого логическогоуровня на первом управляющем входе10 и единичного логического уровняна втором управляющем входе 11(-1)-й ячейки памяти приводит к возврату К-триггера,(-1)-й ячейки памяти в нулевое состояние, т.е. навыходе элемента ИЛИ-НЕ 8 появитсяединичный логический уровень, на выходе элемента И-НЕ 9 - нулевой. Одновременно с этим произойдет установка (+)-й ячейки 1 памяти, процесссрабатывания которой аналогичен рассмотренному.До тех пор пока в К-триггере 1-йячейки 1 памяти записана "1" вК-триггер (1-1)-й ячейки 1 памяти.неможет быть записана "1". Действительно, при этом на первом 12 и втором 13 управляющих выходах -й ячейки памяти (на первом 10 и втором 11управляющих входах (1-1)-й ячейкипамяти) установятся соответственнонулевой и единичный логический уровни, которые удерживают К-триггер"0", Появление единичногологического уровня на входе 14 запуска (-1)-йячейки памяти при этом не вызываетпереключения К-триггера,Таким образом, повторная установ,ка (х)-й ячейки 1 памяти осуществляется лишь после того, как д-яячейка памяти окажется в исходномсостоянии. Следовательно, при повтор-ной инициации работы асинхронногораспределителя до того, как завершится предыдущий цикл его работы, последующая волна установок ячеек памятине достигнет предыдущей, так как между ними всегда будет находиться покрайней мере одна ячейка памяти висходном состоянии, что обеспечивает правильное функционирование распределителя в мультипрограммном режиме.В асинхронном распределителе повторная инициация может осуществляться после того как его вторая ячейка1598142 памяти вернется в исходное состояние,т.е. время прохождения одной микропрограммы в нем составляет Т = 6 Р,где- задержка элемента И-ИЛИ-НЕ(ИЛИ-И-НЕ). Формула изобретения Составитель С.ШевцовТехред Л.Олийнык редактор В.Бугренкова Корректор, Т.Палий Заказ 3069 Тираж 676 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,101 Асинхронный распределитель, содержащий ячейки памяти, первый и второй управляющие входы д-й ячейки памяти соединены соответственно с первый и вторым управляющими выходами (д+1)-й ячейки памяти, вход запуека -й ячейки памяти подключен к второму управляющему выходу (д)-й ячейки памяти, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, ячейка памяти содержит с первого по третий элементы И и ИЛИ, элементы И-НЕ и ИЛИ-НЕ, а также вход начальной установки, причем первый и второй входы соответственно первого и третьего элементов И соединены с первыми входами первого и второго элементов ИЛИ и первым управляющим- входом ячейки памяти, второй, первый и третий входы соответственно первого, второго и третьего элементов И подключены к входу. начальной установки ячейки памяти, третий и второй входы соответственно первого и второго элементов И соединены с входом запуска ячейки памяти, третий и первый входы соответственно второго и третьего элементов И подключены к выходу элемента И-НЕ и второму управляющему выходу ячейки памяти, выходы элементов И соединены с входами элемента ИЛИ-НЕ, выход которого подклю.чен к второму и первому входам соответственно второго и третьего эле ментов ИЛИ и первому управляющемувыходу ячейки памяти, вторые входы первого и третьего элементов ИЛИ соединены с вторым управляющим входом ячейки памяти, выходы элементов ИЛИ 25 подключены к входам элемента И-НЕ.