Цифровой функциональный преобразователь

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК цЛОаи 15 Р 1/02, 15(56). Авторское свидетельство ССР 983704, кл. С 06 Г 7/38, 198Авторское свидетельство СССР 1086419, кл. С 06 Р 1/02, 198(54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРРАЗОВАТЕЛЬ 2(57) Изобретение относится к вычислительной технике и может быть применено в специализированных вычисли-", телях, Целью изобретения является повышение быстродействия, Преобразователь содержит блок 1 памяти опорных значений, регистр 2 опорных значений, первую 3 и вторую,4 схемы сравнения, блок 5 генерации6 ункцнй, триггер бэлемент И 7, тактовый вход 8, регистровый запоминаецнй блок 9. Достижение цели обеспечивается за счет организации выборки из памяти по методу страничкой обработки. 2 ил.Изобретение относится к вычислительной технике и может быть испольэовацо в специализированных вычислителяхх,5Целью изобретения является повЫшение быстродействия,На Фиг, 1 представлена Аункционалвцая схема преобразователя; на Аиг,2схема блока генерации Функции, 1 ОПреобразователь содержит блок 1гамяти опорных значений, регистр 2опорных значений, первую схему 3 сравнения, вторую .схему 4 сравнения, блок5 генерации Ауцкции, триггер 6, элемент И 7, тактовый вход 8, регистровый запоминающийблок 9, выход 10признака окончания вычислений, первыйи.Аормационный выход 11, второй инФормационный выход 12, инАормационный 2 Овход 13, вход 14 сброса, тактовый вход15 блока генерации Аункции,Блок генерации Аункции содержитдва управляемых двоичных умножителя16 и 17, в состав которых входят 25счетчики 16,1 и 17.1 и группа элементов И-ИЛИ 16,2 и 17.2, умножитель16, сумматор-вычитатель 19,Преобразователь работает следующимобразом. ЗОВходной сигнал аргумент Х) в параллельном двоичном коде поступает навход устройства, причем сигналы, со.ответствующие старшим разрядам, подаются на вход блока 1 памяти и опорцьж значений, а младшие разряды подключены к входу второй схемы 4 сравнения и к входу адреса считыванийрегистрового запоминающего блока 9.С изменением старших разрядоваргумента код на выходе блока 1 памя-ти опорных значений изменяется. Этоприводит к срабатыванию первой схемы 3 сравнения, ца ее выходе появляется короткий импульсПо этому импульсу код, установленный на выходеблока 1 памяти опорных значений, перезаписывается в регистр 2 опорныхзначений, устанавливаются начальныеусловия к блоке 5 генерации Функций,и на выходе триггера 6 устанавливает-.ся значение логической "1", Открывается элемент И 7 и импульсы с тактового входа 8 начинают поступать наодноименный вход 15 блока 5 генерации Ауцкции. По каждому импульсу55на входе блока 15 на втором инАормациоцном выходе .12 блока 5 генерацииАункццй, последовательно Аормируются значения воспроизводимой Аункциональной зивисимости в заданном поддиапазоне.Код, соответствующий количеству импульсов, поступающих на вход 15,формируется на первом инФормационном выходе 11 блока 5 генерации Функции и поступает ца вход первого операнда второй схемы 4 сравнения и на вход адреса записи регистрового запоминающего блока 9. Таким образом, по адресу, установленному на выходе 11, данные с выхода 12 записываются в регистровый запоминающий блок 9, В то же время на входе второго операнда второй схемы 4 сравнения и на входе адреса считывания регистрового запоминающего блока 9 установлены младшиеразряды аргумента. Если код на первоминФормационном выходе 11 становится больше кода, соответствующего младшим разрядам аргумента, срабатывает вторая схема ; сп;:.внения и на вход разрешен.лй с ьлтыьания регистрового запоминающего блока 9 поступает сигнал, раэрешающийл считывание данных,На выходе запоминающего блока 9 появляется код, соответствующий результату Функционального преобразова:;ия аргумента, установленного на входе устройства. Запись данных в блок 9 продолжается до момента появления импульса на выходе 10 признака окончания вычислений блока 5 генерации Ауцкдли, По импульсу на выходе 10, на выходе триггера 6 устанавливается значение логического "0" и элемент И 7 закрывается. Последующий процесс Функционального преобразования проходит следующим образом, Если аргуйент изменяется в пределах отработанного поддиапазона, то нужная Аункря просто считывается из регистрового запоминающего блока 9, если аргумент выходит из этого поддлапазона, то процесс Аункциональной перезаписи происходит заново.Сигнал готовности преобразоватеЛя формируется на основе анализа сигналов с выхода второй схемы 4 сравнения и триггера 6. Ф о р м у л а изобретенияЦиАровой Аункциональцьй преобразователь, содержащий блок генерации Аункции, блок памяти опорных значений, триггер и элемент И, причем выход триггера соединен с первым входом.е Тираж 5 б 7ого комитета по изобретен 35, Москва, Ж, Раушска аказ 28 НИИПИ Г Подписноем и открытиям п наб., д. 4/5 НТ СССР рств 1оизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 5 15945 элемента И, второй вход которого соединен с тактовым входом преобразователя, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него дополнительно введены регистровый запоминающий блок, две схемы сравнения и регистр опорных значений причем вход старших разрядов преобразователя соединен с адресным входом блока памяти опорных значений, выход которого соединен с информационным входом регистра опорных значений, с информационным входом блока генерации функций и входом первого операнда первой схемы сравнения, вход второго операнда которой соединен с выходом, регистра опорных значений, синхронизирующий вход которого соединен с вы.ходом признака "Больше" первой схемы 2 О сравнения, с входом сброса блока генерации функции и с ,входом установки триггера, выход окончания вы 6числеиий и тактовый вход блока генерации функции соединены с входом сброса триггера и выходом элемента И соответственно, первый информационный выход блока генерации функции соединен с входом адреса записи,регистрового запоминающего блока и входом первого операнда второй схемы сравнения, вход второго операнда которой соединен с входом младших разрядов преобразователя и входом адреса считывания регистрового запоминающего блока, вход разрешения считывания которого соединен с выходом признака "Первый операнд больше" второй схемы сравнения, информационный выход регистрового запоминающего блока соединены с вторым информационным выходом блока генерации функций и выходом результата преобразователя соответственно.