Устройство программного управления

Изобретение относится к вычислительной технике и может быть использовано для формирования последовательностей команд управления объектами.Цель изобретения - упрощение устройства.На чертеже приведена схема устройства программного управления.Устройство содержит шифратор 1, блок 2 памяти команд, регистры 3 и 4, сумматор 5, счетчик 6, схему 7 сравнения, группу элементов И 8-10, группу триггеров 11-13, элементы ИЛИ 14-16, элементы 17 и 18 задержки, группу элементов 19-21 задержки, элемент 22 регенерации импульса, элемент ИЛИ 23, элемент И 24, вход 25 задания управляющего воздействия, вход 26 начальной установки и выход 27 кортежей команд.Кортежи команд заранее записываются в блок 2, а их базовые адреса, т.е. адреса записи первых команд в каждом из кортежей, фиксируются в шифраторе 1, выполненном на ПЗУ.Устройство работает следующим образом.Допустим, сигнал посТупил на один из входов 25 устройства, оттуда он подается на вход элемента И 8, имев- щего еще три потенциальных входа, соединенных с нулевыми выходами соответствующих триггеров 11-13, В исходном состоянии все триггеры 11-13, а также регистры 3 и 4, сумматор 5 и счетчик 6 сброшены в нуль сигналом с входа 26Поскольку все триггеры 11-13 находятся в нулевом состоянии,40 то с их нулевых выходов на входы элемента И 8 подаются высокие потенциалы и элемент И 8 открывается по всем входам. В результате этого входной импульс с любого входа 25 проходит 45 сразу же на вход считывания соответствующей фиксированной ячейки шифратора 1 и считывает ее содержимое в регистры 3 и 4. Причем базовый адрес команды записывается в регистр 3, а50 код числа подлежащих выдаче команд в этом режиме записывается в регистр 4. Управление занесением информации в регистры 3 и 4 осуществляется тем же импульсом с выхода элемента П 8, задержанным соответствующим элементом 19 задержки группы на время считывания данных из шифратора 1 и через элемент ИЛИ 14 поступающим на входы записи регистров 3 и 4, Этим же им=пульсом синхронизации с выхода элемента 19 задержки, поступающим на входустановки триггера 11, последний переводится в единичное состояние, и потенциал с его инверсного выхода блокирует по соответствующему входу нетолько элемент И 8, то также элементы 9 и 10. Поэтому последующее случайное появление сигналов на входе25 не влияет на работу устройства.Высокий потенциал с прямого выходаэтого триггера через элемент ИЛИ 23поступает на вход элемента И 24 иоткрывает его, подготавливая цепьдля прохождения импульсов считыванияс выхода элемента 17 задержки черезэлемент И 24 на вход стробированияблока 2,С выхода регистра 3 базовый адресподлежащего выдаче кортежа командпоступает на первый информационныйвход сумматора 5, на второй информационный вход которого поступает содержимое счетчика 6. По импульсус выхода элемента 18 задержки, задерживающему импульс на время переходных процессов в регистрах 3 и 4,поступающему на стробирующий входсуммагора, последний суммирует кодбазового адреса с кодом счетчика 6.Учитывая, что к этому моменту времени в счетчике хранятся одни нули,в сумматоре 5 будет зафиксирован базовый адрес, который с информационных выходрв сумматора подается на адресный вход блока 2 памяти. Тот же имимпульс с выхода элемента 8 задержки, задержанный элементом 17 на время срабатывания сумматора 5, в качестве импульса считывания черезэлемент И 24 поступает на вход стробирования блока 2 по указанному базовому адресу. В результате этого навыходе блока 2 появляется код команды, который через выход 27 устройства передается на объекты управления.Таким образом, первая команда кортежа выдана.1Для выдачи следующеи за первои команды импульс считывания с выхода элемента И 24, во-первых, поступает на счетный входсчетчика 6, фиксируя единицу в счетчике, а во-вторых, после усиления элементом 22 поступает через элемент ИГИ 16 и элемент 18 задержки на вход стробирования сумма 515тора 5, который, суммируя код базового адреса и показания счетчика 6,увеличивает код базового адреса наединицу, и на выходах сумматора 5 устанавливается адрес очередной ячейки памяти, из которой импульСом свыхода элемента 17 задержки черезэлемент И 24 считывается код очередной команды на выход 27 устройства.Процесс выдачи команд (одна задругой) с интервалом, определяемымвеличиной. времени задержки элементов 17 и 18 задержки, продолжаетсяописанным образом до тех пор, покасхема 7 не зафиксирует равенство кодов в счетчике 6 и регистре 4, чтосвидетельствует о том, что весь пе -речепь команд, составляющий кортеж,на выход устройства выдан,Равенство кодов счетчика 6 ирегистра 4 фиксируется в момент подачи па вход стробирования схемы 7 импульса с выхода элемента 18 задержки,Выходной импульс схемы 7 через элемент ИЛИ 15 поступает на входы сбросарегистров 3 и 4 сумматора 5, счетчика 6 и триггеров 11 - 13, возвращаятриггер 11 из единичного в нулевоесостояние и поддерживая нулевое состояние триггеров 12 и 13. Триггер 11возвращаясь в исходное состояние,снимает с прямого выхода высокий потенциал, поддерживающий элемент И 24 в открытом состоянии, и последний блокирует цепь, прохождения импульсов считывания на вход стробирования блока 2 памяти команд,Формула из обретенияУстройство программного управления, содержащее шифратор, первый и второй регистры, счетчик, схему сравнения, группу триггеров, четыре элемента ИЛИ, элемент И, группу элемен - тов И, два элемента задержки, группу элементов задержки и блок памяти команд, выход которого является выходом кортежей команд устройства, информационный вход первого регист 875046ра соединен с соответствующим выходом шифратора, о т л и ч а ю щ е е -с я тем, что, с целью упрощения 5устройства, оно содержит сумматор иэлемент регенерации импульса, первыевходы элементов И группы образуютвход задания управляющего воздействия устройства, выходы элементов Игруппы соединены с соответствующимивходами шифратора и через соответствующие элементы задержки группы свходами первого элемента ИЛИ и входами установки соответствующих тригге ров группы, прямые выходы которыхсоединены с входами второго элемента ИЛИ, а инверсные выходы - с входами с второго по (К+1)-й каждогоэлемента И группы (К - количество 20 триггеров в группе), информационныйвход второго регистра соединен с соответствующим выходом шифратора, выходы первого и второго регистров соединень 1 с первыми информационными входами сумматора и схемы сравнения соответственно, вторые информационныевходы которых соединены с выходамисчетчика, выходы сумматора соединен садресным входом блока памяти команд, 30 выход первого элемента ИЛИ соединенс входами записи первого и второгорегистров и с первым входом третьегоэлемента ИЛИ, выход которого соединенчерез первый элемент задержки с входами стробирования схемы сравнения исумматора и с входами второго элемента задержки, выход которого соединенс первым входом элемента И, выходкоторого соединен с входом стробирова ния блока памяти команд, счетным входом счетчика и через элемент регене -рации импульса с вторым входом третьего элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым входом 45 элемента И, вход начальной установки устройства соединен с первым входом четвертого элемента ИЛИ, второйвход которого соединен с выходом схемы сравнения, выход четвертого элемен та ИЛИ соединен с входами сброса счетчика, сумматора, первого и второгорегистров и триггеров группы.