Вычислительное устройство

СОЮЗ СО 8 ЕТСКИСОЦИАЛИСТИЧЕРЕСПУБЛИК 2 ОПИСАНИЕ ИЗОБРЕТЕН СССР ТВО вычисыть ис 1 ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР Н А ВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельстпо заявке Р 4090698/24-24,кл. С 06 Г 7/38, 1986.(57) Изобретение относитсялительной технике н может пользовано в ЭВМ. Цель изобретения - повышение быстродействия устройства, Устройство содержит арифметико-логический блок 1, сдвигатель2, коммутатор 4, три буферных регистра 3,8 и 9, блок 5 адресуемых регистров,регистр 6 результата и регист7 информации. Новым является введениетретьего информационного входа ивторого управляющего входа коммутатора 4, позволяющее выполнитьксманду преобразования в дополнительныйод за один машинный такт, 2 ил,0 410 которого объединен с выходом 15блока 5 адресуемых регистров, с вторым выходом регистра 6 результата, спервым выходом регистра 7 информациии соединен с информационным входомвторого буферного регистра 8, выходтретьего буферного регистра соединенс первым информационным входом арифметико-логического блока 1, выходпервого буферного регистра 3 соединен с первым информационным входомкоммутатора 4,выход которого соединен с вторым информационным входомарифметико-логического блока 1 и синАормационным входом сдвигателя 2,выход второго буАерного регистра 8соединен с инАормационным входом первого буАерного регистра 3 с объединенными вторыми инАормационными входами регистров 6 и 7 результата иинформации, с вторым информационнымвходом коммутатора 4, первый управляющий вход которого соединен с шестым тактовым входом 23 устройства,седьмой и восьмой тактовые входы 24 3 150104Изобретение относится к областивычислительной техники и может бытьиспользовано в ЭВМ,Целью изобретения является повы 5шение быстродействия,На фиг, 1 представлена схема вычислительного устройства; на Аиг,2 временная диаграмма поступления тактовых и управляющих сигналов. ОВычислительное устройство (Аиг, 1)содержит ариАметико-логический блок1, сдвигатель 2, первый буферный регистр 3, коммутатор 4, блок 5 адресуемых регистров, регистр б результата, регистр 7 информации, второйи третий буферные регистры 8,9,первый и второй инАормационные входы10, 11 устройства, вход 12 задания,вида операции устройства, вход 13 20задания величины сдвига устройства,адресный вход 14 устройства, выход15 блока 5, выход 16 результатаустройства, выход 17 адреса устройства, тактовые с первого по шестнадцатый входы 18-33 устройства, вход34 признака операции,преобразования в дополнительный код устройства,причем выход арифметико-логическогоблока 1 объединен с выходом сдвигателя 2 и соединен с информационнымвходом блока 5 адресуемых регистров,с первым иформационным входом регистра 7 инАормации и с первым информационным входом регистра 6 результата, первый выход которого соединен с инАормационным входом третьего буферного регистра 9 и являетсявыходом 16 результата устройствавходы 12 и 13 задания вида операции 40и величины сдвига которого соединенысоответственно с входом вида операцииарифметико-логического блока 1 ивходом величины сдвига сдвигателя 2,входы разрешения выдачи арифметико - 5логического блока 1 и сдвигателя 2соединены соответственно с первым ивторым тактовыми входами 18 и 19 устройства,адресный вход 14 которогосоединен с входом адреса блока 5 адресуемых регистров, входы разрешениязаписи и разрешения выдачи которого соединены соответственно с третьим и четве тым тактовыми вхо ами 20 и 21 устройпервого буферного регистра 3, выход которого является выходом .17 .адреса устройства, первый инАормационный вход и 25 которого соединены соответственно с первым и вторым входами разрешения выдачи регистра 6 результата,второй выход и третий информационныйвход регистра 7 и инАормации объединены и соединены с вторым инАормационным входом 11 устройства, входы разрешения записи и установки в нуль третьего буферного регистра 9 соединены соответственно с девятым и десятым тактовыми входами 26 и 27 устройства, вход направления приема регистра б результата, первый и второй входы разрешения выдачи регистра 7 инАормации, вход направления приема регистра 7 информации, входы разреше- ния записи. и установки в нуль второго буферного регистра 8 соединены соотвественно с тактовыми входами 28-33с одиннадцатого по шестнадцатый устройства, вход 34 признака операциипреобразования в дополнительный кодкоторого соединен со вторым управляющим входом коммутатора 4, третийинформационный вход которого соеди- . нен с инверсным выходом второго буферного регистра 8,лов приведена в соответствии с синхросигналами С 1 и С 2, Например, управляющие сигналы К 4(68), КОП (34) Р дства пятый тактовый вход 22 которого1 55Временная диаграмма (Фиг.2) поссоединен с входом разрешения записи тупления основных управляющих сигна501040 С 2 Щ б 5 НОЯ 2 5 1 и т.д. устанавливаются или сбрасываются от переднего фронта С 1 для каждой операции, Задним фронтом сигналов ПР,65, ПР,66 и т.д. осуществляется прием информации в соответствующие блоки, На фиг, 2 приняты следующие обозначения: ПР,65 - сигнал приема в .блок 5 адресуемых регистров; ПР.66 - сигнал приема в регистр 6 результата; ПР.67 - сигнал приема в регистр 7 информации; ПР,68 - сигнал приема в буферный регистр 8; КОН.К - сигнал конца команды; ЧТ.К - сигнал чтения команды; КОП(34) - признак операции преобразования в дополнительный код; К 4(68). - коммутатор 4 настраивается на инверсный выход буферного регистра 8; КШР (61) - коммутатор шины результата настраивается на арифметико-логический блок 1. Устройство (фиг.1) работает следующим образом,При выполнении операции преобразования в дополнительный код находящегося в одном из регистров блока 5., его содержимое поступает в буферный регистр 8 и его инверсное значение (А) через коммутатор 4 передается на второй вход блока 1, таккак с помощью признака операции коммутатор 4 настраивается на третийинформационный вход, Ввиду того,что с помощью входа 12 вида операцииблок 1 был настроен на операцию положительного приращения (+1), навыходе блока 1 появляется результат операции (А+1), который записывается в регистр 6 и в блоке 5 поадресу приемника, Аналогично выполняется операция при нахождении операнда в памяти с учетом того, что 15 операнд заносится на буферный регистр 8 с входа 10 устройства. Остальные операции выполняются в устройстве аналогично прототипу.20 Формула изобретения Вычислительное устройство по авт,св. У 1405047, о т л и ч а ю щ е е -с я тем, что, с целью повьппения бы стродействия, инверсный выход второгобуферного регистра соединен с третьиминформационным входом коммутатора,дополнительный управляющий вход которого соединен с входом признака З 0 операции преобразования в дополнительный код устройства.