Устройство для умножения двоичных чисел

СОЮЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 14817 ВЕННЫЙТЕ КИЯМСССР ОМИТЕТОТКРЫТИЯМ ГОСУД АРСПО ИЭОБПРИ ГКН НИЯ 19В, В. Органо рик В. А, Вычиснхронная арифмеи связь, 1981,ство СССР7/52, 1980.ДЛЯ УМНОЖ И ится к вычислитель- быть использовано тройствах высокой ель изобретения ПИСАНИЕ ИЗОБ КОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙ СТВОДВОИЧНЫХ ЧИСЕЛ(57) Изобретение относной технике и можетв арифметических успроизводительности, Ц увеличение быстродействия устройства прп конвейерной обработке инфорт;.лп (путем сокращения машинного такта устройства) . Устройство содержит матрицуХХ (Х 1) -полных одноразрядных сумматоров, патри цу 3 М;Хэлементов И, 2 Х элемснто 4:.а- мяти, (11+2)-разрядный сумматор 5 ц имеет входы 6 множимого, входы 7 многи теля, выходы 8 (К - 21 младднх разрядов произведения, выходы 9 ( М+2) ста 1 пих разрядов произведения, а такж; лмматор 1 и для суммирования Н - 3 переносов, 8 дополнительных элементов 11 пах:яти перово сов, первую группу (и+2) входов 12 (.",+21- разрядного сумматора, вторую группу 1 п+21 входов 13 (1+2) -разрядного у м:, втор а.2 ичИзобретение относится к области вычислительной тех(ники и может найти применение в быстродействующих вычислительных устройствах.Цель изобретения - увеличение быстродействия устройства для умножения двоичных чисел при конвейерной обработке информации.На фиг. 1 представлена структурная схема устройства для умножения двоичных чисел; на фиг, 2 - структурная схема матрицы полных одноразрядных сумматоровв части формирования младших разрядовпроизведения и переносов.Устройство содержит матрицу 1 М р, )( ( М - 1) пол ных одноразрядных сумматоров 2, матрицу 3 МХМ элементов И, 2 М элементов 4 памяти, (М+2) -разрядный сумматор 5, входы 6 множимого, входы 7 множителя, выходы 8 (М - 2) младших разрядов произведения, выходы 9 (Я+2) -х старших разрядов произведения, сумматор 10 для суммирования К - 3 переносов, 5 дополнительных элементов 11 памяти переносов, первую группу (п+2) -х входов 12 (Я+2) - разрядного сумматора, вторуюгруппу (и+2) -х входов 13 (К+2) -разрядного сумматора.Устройство работает следующим образом.На первом этапе сигналы двоичных разрядов множимого и множителя поступаютпо шинам 6 и 7 в матрицу 3 элементов И, на выходах которой образуются частичные произведения. Частичные произведения суммируются в матрице 1 полных одноразрядных сумматоров, причем старшие (М+2) -е двоичные разряды произведения (столбцы матрицы с -- 1 по М,2где М=2(М 1) образуются независимо от младших (М - 2)-х разрядов произведения (столбцы матрицы с 1 по -- 2), формируя старшие разряды предварительного значения произведения, Двоичные переносы одного веса из столбца -- 2 матрицы 1 полныхм2одноразрядных сумматоров не поступают в столбец -- 1 матрицы 1, а суммируютсяМв сумматоре 10, образуя на его выходах 5-разрядное двоичное число, соответствующее количеству переносов, Это двоичное число запоминается на Я элементах 11 памяти и затем на втором такте сумиируется в сумматоре 5 с (М+2)-и старшими разрядами предварительного значения произведения, полученными на первом такте.Следовательно, на первом такте образуются отдельно младшие двоичные разряды произведения, старшие разряды предварительного значения произведения и сумма переносов в старшие разряды предварительного значения произведения, а во втором такте - старшие разряды окончательного 5 10 15 20 значения произведения, Так как получение окончательного значения старших разрядов произведения на втором такте на (И+2)- разрядном сумматоре 5 не связано с мат Формула изобретения Устройство для умножения двоичных чисел, содержащее косоугольную матрицу полных одноразрядных сумматоров, прямоугольную матрицу элементов И, 2 Х элементов памяти, причем выход переноса полного одноразрядного сумматора 1-го столбца матрицы соединен с входом переноса полного одноразрядного сумматора +1) -го столбца матрицы (где 1=1 М=2 Х - 1, М -- разрядность операндов), выход суммы Ь-го полного одноразрядного сумматора а-й строки матрицы соединен с входом суммы (Ь - 1) -го полного одноразрядного сумматора (а+1) -й строки матрицы (где а=1 М - 1, )з=2Х), выход переноса одноразрядного сумматора (М - 1) -й строки С-го столбца матрицы соединен с входом переноса полного одноразрядного сумматора ( 1 Х 1 - 1)-й строки (с+1)-го столбца матрицы (где с=- - М - 1), первые входыИэлементов И матрицы соединены соответственно с входами разрядов множимого устройства, вторые входы элементов И матрицы соединены соответственно с входами разрядов множителя устройства, выходы элементов И (с(+1)-й диагонали матрицы (где с(= 1,2 М - 2) соединены соответственно с входами К полных одноразрядных сумматоров ч-го столбца (где ч=1М), где 11 для п=1;К=Я - "для п 1,- ближайшее целое меньшее или равное , а п - вес разряда произведения, выход переноса полного одноразрядного сумматора (М - 2) -й строки д-го столбца матрицы соединен с входом переноса полного одноразрядного сумматбра (1 М - 1)-й строки (д+1)-го столбца матрицы (где д= -- 1, ,М - 2) выход переноса пол.Иного одйоразрядного сумматора (Х - 3) -й строки 1-го столбца матрицы соединен с входом суммы полного одноразрядного сумматора (М - 1) -й строки (1+1) -го столбца матрицы (где 1= -- М - 3), выход элеменМта И первой диагонали матрицы соединен с входом младшего элемента памяти, выходы последних полных одноразрядных сумматоров каждого столбца матрицы соединены соответственно с входами (21 М - 1)-х старших элементов памяти, отличающееся тем, что, с целью увеличения быстродействия при конвейерной обработке информации, в устройство введены сумматор переносов,дополнительных элементов памяти (где рицей полных одноразрядных сумматоров 1, то на этой матрице может производиться обработка следующей пары сомножителей. Таким образом, начиная с второго такта, на выходных шинах устройства для умножения двоичных чисел каждый такт будет появляться новое произведение.1481747 СЛрокаггюрзаП 43 гЦ Составитель Ю. ВаракинТехред И Верес К Тираж 669 П Редактор Л. ГратилЗаказ 2690/49ИИПИ Государствен113035роизводственно-изда ектор С. исное ям при Г 4/5л. Гага КНТ ССС рина. 1 О В ого комитета по изобретениям и открыт Москва, Ж - 35, Раушская наб., дельский комбинат Патент, г. Ужгород Ь= 1 од (Х - 3) 1), (И+2) -разрядный сумматор, первые входы и+2-с 1 старших разрядов которого подключены к шине логического нуля устройства, выходы переносов полных одноразрядных сумматоров ("т 2)а го столбца матрицы подключены к входам сумматора переносов, выходы которого соединены с входами 5 дополнительных элементов памяти, выходы которых подключены к первым входам Ь младших разрядов(Я+2) -разрядного сумматора; выходы элементов памяти с (Х - 1) -го по 2 М-й соединены с вторыми входами разрядов (Я+2) -разрядного сумматора, выходы элементов памяти с первого по (Х) -й являются выходами 1 Ч - 2 младших разрядов произведения устройства, выходы разрядов (Я+2) -разрядного сумматора являются выходами Я+2, старших разрядов произведения устройства.