Цифровой генератор трехфазных гармонических колебаний

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1411 14 Н 03 В 27/ ПИСАНИЕ ИЗОБРЕТЕН ВТОРСКОМУ СВИ ТЕЛ пе -дзо 198 УДАРСТВЕННЫЙ НОМИТЕТ СССР ЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(71) Львовский политехнический инстут им. Ленинского комсомола(54) ЦИФРОВОЙ ГЕНЕРАТОР ТРЕХФАЗНЫХГАРМОНИЧЕСКИХ КОЛЕБАНИЙ(57) Изобретение относится к радиотехнике.и связи, измерительной технике и м.б. использовано при испытниях и наладке систем различного н начения, Цель изобретения - уменьшение нелинейных искажений выходныхгармонических колебаний. Для достижния цели в уст-во введены блок 13 оративного запоминания, регистр 14 ареса, управляемый делитель 15 частоты, два дешифратора 4 и 16, преобраватель 17 кода, два инвертора 18 идва элемента И 20 и 21, два триггера23 и 24, элемент ИЛИ 25. Формирование адресов и взаимосвязь блока 13оперативного запоминания и регистра14 адреса с блоком 7 позволяет завремя одного рабочего цикла сформировать две группы по три значения напряжений с соответствующим фазовымсдвигом гармонических сигналов, чтопозволяет уменьшить нелинейные искажения выходных гармонических сигналов. 1 ил.Изобретение относится к радиотехнике и связи, измерителььой техни-ке и может быть использовано при ис 50 пытаниях и наладке систем раэли н.гоназначения.Цель изобретения - уменьшение нелинейных искажений выходных гармонических колебаний.На чертеже представлена структурная электрическая схема цифрового генератора трехфаэных гармоническихколебаний.Цифровой генератор трахфаэных гармонических колебаний содержит опорный 15генератор 1, делитель 2 частоты, первый счетчик 3, первый дешифратор 4,первый 5 и второй 6 мультиплексоры,блок 7 постоянного запоминания, второй счетчик 8, блок 9 установки кода 20амплитуд, делитель 10 кодов, цифроаналоговый преобразователь 11, блок 12выборки-хранения, блок 13 оперативного запоминания, регистр 14 адреса, управляемый делитель 15 частоты, второй 25дешифратор 16, преобразователь 17 кода,первый 18 и второй 19 инверторы, первый и второй элементы И 20 и 21,блок 22 установки сдвигов фаэ, первый23 и второй 24 триггеры, элемент 30ИЛИ 25.Цифровой генератор работает следующим образом.Опорный генератор 1 формирует последовательность тактовых импульсов,которая с выхода делителя 2 поступает на счетный вход первого счетчика3, на вход разрешения записи регистра 14, второй вход преобразователя 17кода, а также на установочный вход 40управляемого делителя 15. Через второй инвертор 19 тактовые импульсы поступают на вход разрешения записиблока 13, первый вход второго дешифратора. 16 и первый управляющий вход 45управляющего делителя 15. Коды с выходов блока 13 оперативного запоминания через первый мультиплексор 5 поступают на третий и четвертый входыпреобразователя 17 кода, на выходахкоторого формируются коды для установки первого 23 и второго 24 триггеров, а также на установочный вход -второго счетчика 8,Второй дешифратор 16 дешифрируетразрядные выходы второго счетчика 8и при наличии всех логических единицформирует сигнал, изменяющий направление счета второго счетчика 8 с прямого на обратное, при этом на выходе регистра 14 формируется код обращения к блоку 7. За время одного рабочего цикла получают шесть значений напряжений в результате поступления кодов с выхода делителя 10 на вход цифро аналогового преобразователя 11, подключенного к входу блока 12. Управление блоком 12 и блоком 9 осуществляется сигналом с выхода дешифратора 4. Соответствующие сдвиги фаэ устанавливаются блоком 22, подключенным к информационным входам первого 5 и второго 6 мультиплексоров, к которым подключен также управляемый делитель 15, осуществляющий управление установкой сдвигов Фаз, причем импульсы стробирования на стробирующий вход второго мультиплексора 6 поступают через инвертор 18. Последовательность импульсов с выхода элемента ИЛИ 25, поступающая на третий вход второго дешифратора 16, определяет момент смены знака на первом выходе второго дешифратора 16, тем самым определяя момент формирования начальной точки, соответствующей началу периодов формируемых трехфазных гармонических колебаний.Такое формирование адресов и взаимосвязь блока 13 оперативного запоминания и регистра 14 с блоком 7 позволяет эа время одного рабочего цикла сформировать две группы по три значения. напряжений с соответствующим фаэовым сдвигом гармонических сигналов, что.также позволяет уменьшить нелинейные искажения выходныхгармонических сигналов,Формула изобретения Цифровой генератор трехфазных гармонических колебаний, содержащий последовательно соединенные опорный генератор, делитель частоты, первый счетчик, первый дешифратор, блок установки кода амплитуды, делитель кодов, цифроаналоговый преобразоватеЛь и блок выборки-хранения , второй счет чик, блок постоянного запоминания, выход которого соединен с информационным входом делителя кодов, первый мультиплексор, последовательно соедЬ- ненные блок установки сдвигов фаз и втЬрой мультиплексор, причем управляющий вход блока выборки-хранения соединен с выходом первого дешифратора, о т л и ч а ю щ и й с я тем, что, с целью уменьшения нелинейныхтеля,ВНИИПИ Заказ 3670/53 Тираж 928 Подписное Произв.-полигр, пр-тие, г. Ужгород, ул. Проектная, 4 14119 искажейий выходных гармонических колебаний, введены последовательна соединенные блок оперативного запоминания и регистр адреса, выход которого5 соедине н с входом блока пост оя нного запоминания, элемент ИЛИ, первый и второй элементы И, первый и второй инверторы, второй дешифратор, преобразователь кода, управляемый делитель 10 . частоты, первый и второй триггеры, причем выход второго инвертора, выход второго счетчика, выход элемента ИЛИ, прямой выход первого триггера, прямой выход второго триггера соединены с соответствующими входами вто рого дешифратора, инверсный выход второго триггера соединен с его информационным входом, первый, второй и третий выходы второго дешифратора соединены соответственно с входом разрешения управляемого делителя частоты, с первым входом преобразователя кода и с входом синхронизации первого триггера, инверсный выход первого 25 триггера соединен с его информационным входом, входом синхронизации второго триггера и первым входом первого элемента И, выход которого соединен с первым счетным входом второго счет- З 0 чика, выход делителя частоты соединен с входом разрешения записи регистра адреса, вторым входом первого элемента И, первым входом второго элемента И, синхронизирующим входом втоЗб рого счетчика, входом второго инвертора и вторым входом преобразователя кода, первый и второй выходы которого соединены соответственно с первым и вторым установочными входами первого триггера, а третий и четвертый выходы преобразователя кода соединены соответственно с первым и вторым установочным входами второго триггера, прямой выход которого соединен с входом знакового разряда регистра адреса и первым информационным входом блоКа оперативного запоминания, адресные входы которого соединены с соответствующими разрядными выходами перво 50 го счетчика, первый и второй разрядные выходы которого также соединены 15.оответственна с первым и вторым гкходами элемента ИЛП, второй информа - ционный вход блока оператпвного запо,минания соединен с прямым выходом первого триггера и вторым входом второго элемента И, выход которого соединен с вторым счетным входом второго счетчика, установочный вход управляемого делителя частоты соединен с вторым входом преобразователя кода, первый управляющий вход управляемого делителя частоты соединен с выходом второго инвертора, второй управляющий вход управляемого делителя частоты соединен с третьим раэрядным выходом первого счетчика, первый и второй разрядные выходы управляемого делителя частоты соединены с первым и вторым адресными входами первого мультиплексора, третий разрядный выход управляемого делителя частоты соединен со стробирующим входом первого мультиплексора и с входом первого инвертора, выход которого соединен со стробирующим входом второго мультиплексора, третий информационный вход блока оперативного запоминания соединен с выходом второго счетчика, вход разрешения записи блока оперативного запоминания соединен с выходом второго инвертора, информационные выходы блока оперативного запоминания соединены с соответствующими входами первой группы адресных входов первого мультиплексора, адресные выходы блока установки сдвигов фаз соединены с соответствующими входами второй группы адресных входов первого мультиплексора, первые выходы первого и второго мультиплексоров объединены и соединены с третьим входом преобразователя кода, вторые выходы первого, второго мультиплексоров объединены и соединены с четвертым входом преобразователя кодов, третьи выходы первого и вто - рого мультиплексоров объединены и соединены с установочным входом второго счетчика, а выход знакового разряда регистра адреса соединен со знаковым входом цифроаналогового преобразова