Демодулятор сигналов с минимальной частотной манипуляцией

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИК 4 1 27/14 ОПИСАНИЕ ИЗОБРЕТЕК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(088.8)свидетельство СССРН 04 1. 27/14, 1979. СЬ г ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) ДЕМОДУЛЯТОР СИГНАЛОВ С МИНИМАЛЬНОЙ ЧАСТОТНОЙ МАНИПУЛЯЦИЕЙ(57) Изобретение относится к технике связи. Цель изобретения - повышение верности демодуляции. Устр-во содержит синхронизатор 1, корреляторы 2 и 3, блоки задержки 4, 5 и 11, блок вычитания 6, сумматор 7, перемножители 8 и 9, компаратор 10, преобразователь 12 сигналов и сумматор 13 по модулю два. Цель достигается за счет учета корреляционной связи между символами принимаемых сигналов, что обеспечивается с помощью введенных блоков задержки 4 и 5, перемножителей 8 и 9 и преобразователя 12. 2 ил.1Изобретение относится к технике связи и может использоваться в радиолиниях с цифровыми методами передачи информации для приема сигналов с частотной манипуляцией без разрыва фазы и с индексом модуляции Д=0,5. 5Цель изобретения - повышение верности демодуляции за счет учета корреляционной связи между символами принимаемых сигналов.На фиг. 1 изображена структурная электрическая схема предложенного демодулятора; на фиг. 2 - временные диаграммы, поясняющие работу демодулятора.Демодулятор содержит синхронизатор 1, корреляторы 2 и 3, второй 4 и третий 5 блоки задержки, блок 6 вычитания, сумма тор 7, первый 8 и второй 9 перемножители, компаратор 10, первый блок 11 задержки, преобразователь 12 сигналов и,сумматор 13 по модулю два.Демодулятор сигналов с минимальной частотной манипуляцией работает следующим образом.Сигнал у(1) с минимальной частотной манипуляцией (фиг. 2 а) с входа демодулятора поступает на информационные входы корреляторов 2 и 3. На любом Ъ;том 25 тактовом интервале длительностью Т входной сигнал у (1) представляет собой один из четырех элементарных сигналовЯ (1) = - 8 (1) =Аз 1 п ь (1 - 1 Т)+ро или 8,(1) = - 8(1) =Аз 1 п со(1 - 1 Т)+сро, ЗО На опорные входы корреляторов 2 и 3 подают с соответствующих выходов синхронизатора 1 опорные сигналы 8(1) и Я.(1) соответственно (фиг. 2 б и в). На выходах корреляторов 2 и 3 получают напряжения (фиг. 2 д и е соответственно), значения которых к концу 1-го тактового интервала, границы которого задаются поступающими на тактовые входы этих корреляторов тактовыми импульсами (фиг, 2 г), оказываются равными значению корреляционного интегра ла а,(к)=у(1)Ь(1)Й, 1= 1, 2.ктПоэтому в момент окончания и-го тактового интервала сигнал (фиг. 2 д) на выходе коррелятора 2 имеет величину а(%), а сигнал (фиг. 2 е) на выходе коррелятора 3 - величину а(%). В этот момент на тактовые входы блоков 4 и 5 задержки поступает тактовый импульс (фиг. 2 г), в результате чего сигналы на выходах блоков 4 и 5 задержки становятся равными величинам а,(1) и а(к) соответственно и не изменяются до прихода следующего тактового импульса,В момент окончания(1+1) -го тактового интервала сигнал (фиг.2 д) на выходе коррелятора 2 имеет величину а(1+1), а сигнал (фиг. 2 е) на выходе коррелятора 3 - величину а(к+ 1). В этот момент сигнал 2(фиг. 2 з) на выходе сумматора 7 становится равным величине а(Ь) +а (%+1) , а сигнал (фиг. 2 ж) на выходе блока 6 вычитания - величине а (к) - аг (к+1) , так как выход коррелятора 2 соединен с вычитающим входом блока 6 вычитания, Сигналы (фиг, 2 ж и з) с выходов блока 6 вычитания и сумматора 7 поступают на вторые входы перемножителей 8 и 9, на первые входы которых с выхода преобразователя 12 сигналов поступает положительный или отрицательный сигнал (фиг. 2 к), знак которого соответствует знаку величины 2= = а (1) +а (1(+1) - а(1)+а(1+1) ,Таким образом, в момент окончания (1+ 1)-го тактового интервала выходные сигналы перемножителей 8 и 9 с точностью до одинакового постоянного коэффициента равны величинам 2 а(1) - а(1+1)и 2 а (1)+а(1+1)соответственно. Эти сигналы сравниваются в компараторе 10, который реализует следующее решающее правило:Н,(к)2 а с) +а (1+1) .2 а(с) - а(с+1)й.1Если верна гипотеза Н (1 с), сигнал (фиг, 2 л) на выходе компаратора 10 имеет уровень логической 1, в противном случае - логического О. Этот сигнал поступает на выход демодулятора и на второй вход сумматора 13 по модулю два. На первый вход сумматора 13 по модулю два поступает сигнал (фиг. 2 и), имеющий уровень логической 1, если 2=1, или логического О, если 2= - 1. Сигнал (фиг. 2 м) на выходе сумматора 13 по модулю два в момент окончания (1+1) -го тактового интервала становится равным уровню логической 1, если 2)0, и уровню логического О, если 2(0.Этот сигнал задерживается блоком 11 задержки и поступает на преобразователь 12 сигналов. Если на вход преобразователя 12 сигнала поступает сигнал (фиг. 2 и), уровень которого соответствует логической 1, то его выходной сигнал (фиг, 2 к) положительный, а в противном случае - отрицательный и соответствует знаку величины 2На (1+2) -м тактовом интервале этот сигнал с точностью до знака соответствуетвеличине 2+оФормула изобретенияДемодулятор сигналов с минимальной частотной манипуляцией, содержащий два коррелятора, первые входы которых объединены и являются входом демодулятора, синхронизатор, тактовый выход которого соединен с вторыми входами корреляторов и первым входом первого блока задержки, третьи входы корреляторов соединены с соответствующими выходами синхронизатора, блок вычитания, сумматор, компаратор и сумматор по модулю два, отличающийсяазарсва Корректор О. Кран 11 одписнос Редактор А. ШандЗаказ 2541/56 ССР ио дс Раушскаяприятие,ВНИИПИ Государственн 113035, Мо Производственно-полигр. Ужгород, л. Гросктная, 4 13тем, что, с целью повышения верности демодуляции за счет учета корреляционной связи между символами принимаемых сигналов, введены второй и третий блоки задержки, два перем ножителя и преобразователь сигналов, причем выход коррелятора соединен с первым входом блока вычитания непосредственно, а с вторым входом - через второй блок задержки, выход блока вычитания через первый перемножитель соединен с первым входом компаратора, второй вход которого соединен с выходом сумматора через второй перемножитель, вто 4рой вход которого объединен с вторым входом первого перемножителя и соединен с выходом преобразователя сигналов, вход которого объединен с первым входом сумматора по модулю два и соединен с выходом первого блока задержки, второй вход которого соединен с выходом сумматора по модулю два, второй вход которого соединен с выходом компаратора, выход которого является выходом демодулятора, причем 10 выход второго коррелятора соединен спервым входом сумматора непосредственно, а с вторым - через третий блок задержки.