Устройство для контроля по модулю умножения комплексных чисел

,ЯО 138699 6 Е 11/08 САНИЕ ИЗОБРЕТЕН множимого и множителя устроиства, вход 34 порядка множителя устройства, входы 35 и 36 действительной и мнимой частей множимого устройства, входы 37 и 38 действительной и мнимой частей множителя устройства, входы 39 - 42 отбрасываемых частей первого, второго, третьего и четвертого произведений устройства, выход 43 контроля умножения устройства, выход 44 контроля входных операндов устройства. На регистры 1 и 2 записываются контрольные коды множимого и множителя соответственно. С помощью группы узлов 3, 8, 9 и 21 и группы узлов 7, О, 11 и 22 формируются дублирующие контрольные коды множимого и множителя соответственно, которые сравниваются на узлах 26 и 27 сравнения с содержимым регистров 1 и 2. При не- сравнении на выходе элемента ИЛИ 29 формируется сигнал, который поступает на выход 44 устройства. Узлы 1 - 7, 9, 11 - 20 и 25 формируют контрольный код результата умножения, который сравнивается узлом 28 сравнения со сверткой кода результата умножения, образованной узлом 6 из числа, поступающего на вход 30 результата уст. ройства 1 ил(2 (4 (7 ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬ 4101686/24-2423.05.8607.04,88. Бюл.3А. В, Дрозд, Е. Л. ПолиКарпенко, В. Н. Лацин В. П. и В. А. Минченко(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПО МОДУЛЮ УМНОЖЕНИЯ КОМПЛЕКСНЪХ ЧИСЕЛ(57) Изобретение относится к вычислительной технике и может быть использовано при построении арифметических блоков повышенной надежности. Целью изобретения является расширение области применения. В состав устройства входят регистры 1 и 2, узлы 3 - 13 свертки по модулю гп, узлы 4 - 8 вычитания по модулю гп, узлы 19 и 20 умножения по модулю т, узлы 21 - 25 сложения по модулю п 1, узлы 26 - 28 сравнения, элемент ИЛИ 29, вход 30 результата устройства, вход 31 порядка множимого устройства, входы 32 и 33 контрольных кодов фСГр 9),.Формула изобретения Изобретение относится к вычислительнойтехнике и может быть использовано при построении арифметических блоков повышенной надежности.Цель изобретения - расширение области применения.На чертеже показана функциональнаясхема устройства для контроля по модулю умножения комплексных чисел.Устройство содержит регистры 1 и 2, узлы 3 - 13 свертки по модулю гп, узлы 14 - 18 вычитания по модулю а, узлы 19 и 20 умно-жения по модулю гп, узлы 21 - 25 сложе-ния по модулю гп, узлы 26 - 28 сравнения,элемент ИЛИ 29, вход 30 результата устройства, вход 31 порядка множимого устройства, входы 32 и ЗЗ контрольных кодов множимого и множителя устройства соответственно, вход 34 порядка множителя уст ройства, входы 35 и 36 действительной имнимой частей множимого устройства, входы 37 и 38 действительной и мнимой частей множителя устройства, входы 39 - 42 отбрасываемых частей первого, второго, третьего и четвертого произведений устройства, выход 43 контроля умножения устройства, выход 44 контроля входных операндов устройства.Устройство работает следующим образом.В начальный момент времени на регистры1 и 2 через входы 32 и 33 контрольных кодов множимого и множителя устройства поступают контрольные коды КА и КВ (А и В - множимое и множитель соответственно ) .Контрольные коды множимого и множителя формируются как сумма по модулю гп остатков по модулю гп порядка, действительной части мантиссы и мнимой части мантиссы мцожимого и множителя соответственно.Порядки и мантиссы, сворачиваемые по модулю гп, удовлетворяют следующему требованию: они представлены в обратном коде с разрядностью, кратной (гп=2 - 1, где 1=2, 3, 4), или дополнены до указанной разрядности знаковыми разрядами слева от старших разрядов.Первый 3 и пятый 7 узлы свертки помодулю гп формируют остатки по модулю порядков множимого и множителя соответственно. Шестой 8 и седьмой 9 узлы свертки по модулю п 1 формируют остатки по модулю действительной и мнимой частей мантисс множимого соответственно, а восьмой 10 и девятый 11 узлы сверки по модулю гп формируют остатки по модулю действительной и мнимой частей мантисс множителя.Первый 21 и второй 22 узлы сложенияпо модулю гп формируют контрольные коды КА, и КВ, которые сравниваются соответственно на втором 26 и третьем 27 узлах сравнения с кодами КА и КВ, приня тыми на первый 1 и второй 2 регистры.При несравнении соответствующие сигналы с выходов узлов 26 и 27 сравнения через О 5 20 25 30 35 40 45 50 55 2элемент ИЛИ 29 поступают на выход 44 контроля входных операторов устройства, свидетельствуя об искажении исходной для умножения информации.На первом 14 и втором 15 узлах вычитания по модулю гп формируется сумма остатков действительной и мни мой частей ма нтиссы множимого и множителя соответственно. Затем эти результаты перемножаются первым узлом 19 умножения по модулю гп, Второй узел 20 умножения по модулю гп перемножает остатки мнимых частей мантисс множимого и множителя. На четвертом узле 17 вычитания по модулю гп вычисляется разность между результатом первого узла 19 умножения по модулю гп и удвоенным результатом второго узла 20 умножения по модулю гп.Узлы 4, 5, 2, 13, 16 и 24 формируют поправку, необходимую при отбрасывания младших разрядов из результата четвертого узла 17 вычитания по модулю п 1 с помощью пятого узла 17 вычитания по модулю гп.11 ри этом формируется сумма остатков по модулю действительной и мнимой частей мантиссы результата умножения. Третий узел 23 сложения по модулю гп суммирует остатки порядков множимого и множителя, образуя остаток порядка результата умножения.Проверочный контрольный код результа та умножения формируется пятым узлом 25 сложения по модулю е. Этот код сравнивается первым узлом 28 сравнения с кодом свертки результата умножения, поступающего на вход 30 устройства. При но- сравнении кодов появляется сигнал на выходе 43 контроля умножения устройства. Устройство для контроля по модулю умножения комплексных чисел, содержащее первый регистр, пять узлов свертки по модулю гп, два узла сложения по модулю гп, три узла вычитания по модулю гп, два узла умножения по модулю гп, первый узел сравнения, причем информационный вход первого регистра является вхо. дом контрольного кода множимого устройства, выход первого регистра соединен с входом уменьшаемого первого узла вычитания по модулю т, входы первого, второго, третьего и четвертого узлов свертки по модулю гп являются соответственно входами порядка множимого, отбрасываемых разрядов первого и второго произведений и результата устройства, выход первого узла свертки по модулю гп соединен с входом вычитаемого первого узла вычитания по модулю гп и первым информационным входом первого узла сложения по модулю гп. выход второго узла вычитания соединен с первым информационным входом первого узла умножения по модулю гп, выход пятого1386997 Составитель В. ГречневРедактор А. Козориз Техред И. Верес Корректор И.МускаЗаказ 1223/48 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Рауьнская нав., д. 45Производственно-полиграфическое предприятие, г. Ужпрод, ул. Проектная, 4 узла свартки по модулю соединен с входом вычитаемого второго узла вычитания по модулю гп, выход четвертого узла свертки по модулю гп соединен с первым информационным входом первого узла сравнения, выход которого является выходом контроля умножения устройства, отличающееся тем, что, с целью расширения области применения, в устройство введены второй регистр, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый узлы свертки по модулю гп, третий, четвертый и пятый узлы сложения по модулю гп, четвертый и пятый узлы вычитания по модулю гп, второй и третий узлы сравнения и элемент ИЛИ, причем информационный вход второго регистра является входом контрольного кода множителя устройства, входы шестого и седьмого узлов свертки по модулю гп являются соответственно входами действительной и мнимой частей множимого устройства, выходы шестого и седьмого узлов свертки по модулю гп соединены соответственно с вторым и третьим информационными входами первого сумматора по модулю гп, входы восьмого и девятого узлов свертки по модулю гп являются соответственно входами действительной и мнимой частей множителя устройства, выходы пятого, восьмого и девятого узлов свертки по модулю гп соединены с соответствующими информационными входми второго зла свертки по модулю гп, входы десятого и одиннадцатого узлов свертки по модулю гп являются соответственно входами отбрасываемых разрядов третьего и четвертого произведений устройства, выходы первого и пятого узлов свертки по модулю гп соединены с соответствующими информационными входами третьего сумматора по модулю гп, выходы второго и третьего узлов свертки по модулю гп соединены сооветственно с входами уменьшаемого и вычитаемого, третьего узла вычитания по модулю гп, выход первого узла вычитания по модулю гп соединен с вторым информационным входом первого 5 10 15 20 25 30 35 40 узла умножения по модулю гп, выход первого узла умножения по модулю соединен с входом уменьшаемого четвертого узла вычитания по модулю гп, выход которого соединен с входом уменьшаемого пятого узла вычитания по модулю гп, выходы третьего узла вычитания по модулю гп и десятого и одиннадцатого узлов свертки по модулю гп соединены с соответствующими информационными входами четвертого узла сложения по модулю гп, выход которого соединен с входом вычитаемого пятого узла вычитания по модулю п 1, выход которого и выход третьего узла сложения по модулю гп соединены с соответствующими информационными входами пятого узла сложения по модулю гп, выход которого соединен с вторым информационным входом первого узла сравнения, выходы первого регистра и первого узла сложения по модулю п соединены с соответствующими информационными входами второго узла сравнения, выход которого соединен с первым входом элемента ИЛИ, выход которого является выходом контроля входных операндов устройства, выход второго регистра соединен с входом уменьшаемого второго узла вычитания по модулю гп, выходы второго регистра и второго узла сложения по модулю гп соединены с соответствующими информационными входами третьего узла сравнения, выход которого соединен с вторым входом элемента ИЛИ, вход пятого узла свертки по модулю гп является входом порядка множителя устройства, выходы седьмого и девятого узлов свертки по модулю гп соединены с соответствующими информационными входами второго узла умножения по модулю гп, старший разряд выхода второго узла умножения по модулю гп соединен с младшим разрядом входа вычитаемого четвертого узла вычитания по модулю гп, каждый 1-й разряд из остальных разрядов выхода второго узла умножения по модулю гп соединен с (1+ +1)-м разрядом входа вь 1 читаемого четвер того узла вычитания по модулю гп.