Множительно-делительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК аюЯО(в 1 361 5 1)4 С 06 С 7 Ж(.".У115 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ческии инмсомола тво СССР 61, 1981 о СССР 61, 1982 роиства аналог ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТ(57) Изобретение относится к электрическим вычислительным уст " ми может быть использовано в о х вычислительных машинах. Цельюизобретения является повышение точности работы, Множительно-делительное устройство содержит ключи 1, 2,3, 4, 7 и 8, компаратор 5, блок 6 выделения разности, интеграторы 9, 10,11 и 12, триггер 13, входы 14, 15,16 сигналов-сомножителей и сигналаделителя, выход 17. Работа множительно-делительного устройства основана на формировании импульса триггером 13, длительность которого пропорциональна отношению первого сигналасомножителя с входа 14 к сигналу-делителю с входа 16, умножении длительности сформированного импульса навторой сигнал-сомножитель с входа15. 1 ил,Изобретение. относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах,Целью изобретения являетсяповышение точности работы.На чертеже изображена функциональная схема множительно-делительного устройства.На схеме обозначены двухпозиционные первый 1, второй 2, третий 3 ишестой 4 ключи, компаратор 5, блок 6выделения разности, четвертый 7 ипятый 8 ключи, первый 9, второй 10,третий 11 и четвертый 12 интеграторы, триггер 13 и вход 14 первого сигнала-сомножителя, вход 15 второгосигнала-сомножителя, вход 16 сигналаделителя, выход 17, шина 18 нулевогопотенциала, вход 19 задания напряжения смещения, разрядный ключ 20,операционный усилитель 21, накопительный конденсатор 22 и масштабный резистор 23,Множительно-делительное устройствоработает следуюшим образом.При наличии на выходе компаратора5 напряжения, подключающего черезключ 1 сигнал первого сигнала-сомножителя с .входа 14 к входу компаратора 5, ключ 4 подключает к входу первого интегратора 9 сигнал-делитель свхода 16. Напряжение на выходе первого интегратора 9 растет со скоростью,пропорциональной величине сигналаделителя. Когда напряжение на выходеинтегратора 9 достигнет уровня напряжения первого сигнала-сомножителя свхода 14, компаратор 5 изменяет своевыходное напряжение, что приводит кпереключению ключей 1 и 4, благодарячему вход компаратора 5 переключается к шине 18 нулевого потенциала, ак входу первого интегратора 9 подключается напряжение смещения с входа19. Под воздействием напряжениясмещения напряжения на выходе интегратора 9 уменьшается.с постояннойскоростью до нуля, после чего вновьпроисходит переключение компаратора5 и напряжение на выходе первого интегратора 9 начинает линейно расти,пока не достигнет уровня напряженияпервого сигнала-сомножителя с входа 14.В то время как происходит ростнапряжения на выходе интегратора 9 соскоростью, пропорциональной напряже 10 152025 нию сигнала-делителя с входа 16,разрядный ключ 20 четвертого интегратора 1 размыкается и на выходе четвертого интегратора 12, те, на выходе операционного усилителя 21, происходит рост напряжения со скоростью,пропорциональной напряжению второгосигнала-сомножителя с входа 15. Во время обратного хода напряжения на выходе интегратора 9 разрядный ключ 20 замыкается и накопительный конденсатор 22 разряжается. В момент замыкания разрядного ключа 20 перекидывается триггер 13, вызывая срабатывание ключей 7 и 8 и ключей 2 и 3,При этом, когда в замкнутом состоянии находится ключ 7, второй ключ 2 подключает к выходу 17 выход интегратора 11, а ключ 3 подключает к первому входу блока 6 выделения разности выход интегратора 10. Когда в замкнутом состоянии находится ключ 8 (ключ 7 в это время разомкнут), ключ 2 подключает к выходу 17 выход интегратора 10, а ключ 3 подключает к входу блока 6 выделения разности выход интегратора 11, Второй 10 и третий 11 интеграторы работают поочеред но в двух режимах: хранения информации и повторения выходного напряжения четвертого интегратора 12.Режим хранения обеспечивается отсутствием заряда или разряда интеграторов 10 и 11 при разомкнутых ключах на их входах. Режим повторенияобеспечивается подачей на входы ин-теграторов 10 и 11 через соответствующий замкнутый ключ 7 или 8 с выл хода блока 6 выделения разности усиленного разностного напряжения междунапряжением на выходе интегратора 12и напряжением на выходе второго 10или третьего 11 интеграторов. Напри мер, когда замкнут ключ 7 и ключ 3подключает выход интегратора 10 квходу блока 6 выделения разности,напряжение на выходе интегратора 10должно быть равным напряжению на вы-.ходе интегратора 12, Если напряжениена выходе интегратора 10 меньше напряжения на выходе интегратора 12,то на выходе блока 6 выделения разности появляется отрицательное напряжение, которое вызывает ускоренный рост напряжения на выходе интегратора 10, Если напряжение на выходе интегратора 10 больше, чем навыходе интегратора 12, на выходе блоФормула изобретения Множительно-делительное устройство, содержащее компаратор, к первому входу которого подключен выход первого ключа, к второму входу компаратора подключен выход первого интегратора, выход компаратора соединен с управляющим входом первого ключа и счетным входом триггера, прямой выход которого подключен к управляющему входу второго ключа, инверсныи выход триггера подключен к управляющему входу третьего ключа, второй и третий интеграторы, к входам которых подключены выходы соответственно чет. Составитель О.ОтрадновРедактор И,Николайчук Техред А.Кравчук Корректор М.Пожо Заказ 6293/50 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 з 1 ка 6 выделения разности появляется положительное напряжение, способствующее уменьшению напряжения на выходе интегратора 10.Поскольку длительность импульса, поступающего с выхода триггера 13 и размыкающего разрядный ключ 20, пропорциональна напряжению первого сигнала-сомножителя с входа 14 и обратно пропорциональна напряжению сигнала-делителя с входа 16 то в момент окончания этого импульса,т.е, перед самым переключением триггера 13, напряжение на выходе интегратора 12 пропорционально длительности выходного импульса триггера 13, умноженной на напряжение второго сигнала-сомножителя с входа 15. Поскольку выходное напряжение на интеграторах 10 и 11 повторяет выходное напряжение интегратора 12 перед переключением триггера 13 и не зависит от их постоянных времени, то на выходе 17 не происходит изменений напряжения при переключении второго ключа 2 изза неодинаковости постоянных времени интеграторов 10 и 11. 3615814вертого и пятого ключей, сигнальныевходы которых объединены, выходывторого и третьео.интеграторов подключены соответственно к первым сиг 5нальным входам второго и третьегоключей, первый сигнальный вход первого ключа является входом первогосигнала-сомножителя устройства, ишестой ключ, выход которого соединен с входом первого интегратора,о т л и ч а ю щ е е с я тем, что,с целью повышения точности, в неговведены четвертый интегратор и блоквьщеления разности, причем первый,второй, третий и шестой ключи выполнены двухпозиционными, первый входблока вьщеления разности соединенс выходом третьего ключа, выходчетвертого интегратора подключен квторому входу блока вьщеления разности, выход которого соединен с объединенными сигнальными входами четвертого и пятого ключей, выход второгоинтегратора подключенк второму сигнальному входу третьего ключа, выходтретьего интегратора подключен к второму сигнальному входу второго ключа, инверсный выход триггера соединен с управляющим входом четвертогоключа, управляющий вход пятого ключаподключен к прямому выходу триггера,счетный вход которого соединен с входом сброса четвертого интегратора,второй сигнальный вход первого ключаподключен к шине нулевого потенциала,первый сигнальный вход шестого ключаявляется входом задания напряжениясмещения устройства, управляющий вход40шестого ключа подключен к выходу компаратора, вход четвертого интегратора является входом второго сигналасомножителя устройства, входом сигнала-делителя которого является второйсигнальный вход шестого ключа.