Демодулятор сигналов с минимальной частотной манипуляцией

)4 Н 04 Ь 27/14 Рс)щщ :г ОПИСАНИЕ ИЗОБРЕТЕНН А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ Щ 14 Ц". 1,4-09 водн . щест несущ повыш 7, Бюл. Р 4ькин, В.А.РоА.Г.Кутузов,62 (088,8)ое свидетелькл, Н 04 Ь 27 ан У тво СССР 14,14.11 матодеши9 и СЙ ки,и 15моду я к технике ений по про ввй АРСТВЕННЫЙ НОМИТЕТ СССРЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(21) 4051290 (22) 07.04,8 (46) 23. 11.8 (72) И.И.Род В,А.Ефимов и (53) 621.396 (56) Авторск 9 1261136,(54) ДЕЮДУЛЯТОР СИГНАЛОНОЙ ЧАСТОТНОЙ ХАНИПУЛЯЦИЕ(57) Изобретение относитпередачи дискретных сооб ым каналам и радиоканалам преиму енно на низкой несущей или подей частоте, Цель изобретения - ение помехоустойчивости за счет нения неопределенностей в выдеопорного колебания, Устр-во со т усилитель-ограничитель 1, сум ы 2-5 по модулю два, регистр 6, ратор 7, КЯ-триггер 8, делители 0 частоты, блоки 11 и 12 задержетектор 13 уровня, эл-ты ИЛИ 14дополнительный сумматор 16 по ю два. 1 ил..передачи дискретных сообщений по проводным и радиоканалам преимущественно на низкой несущей или поднесущей5частотеЦель изобретения - повышение помехоустойчивости за счет устранения неопределенностей в выделении опорногоколебания. 10На чертеже изображена структурнаяэлектрическая схема предлагаемогодемодулятора,Демодулятор сигналов с минимальной частотной манипуляцией содержитусилитель-ограничитель 1, сумматоры2 - 5 по модулю два, регистр 6, дешифратор 7, КБ-триггер 8, второй 9 ипервый 10 делители частоты,блоки 11и 12 задержки, детектор 13 уровня, 20элементы ИЛИ 14 и 15, дополнительный сумматор 16 по модулю два,Демодулятор работает следующимобразом.При отсутствии сигнала на входе 25устройства детектор 13 уровня вырабатывает сигнал, который удерживаетв нулевом состоянии делители 9 и 10и КБ-триггер 8 через элемент ИЛИ 14.При поступлении сигнала на вход уст- З 0ройства детектор 13 уровня снимает.сигнал с установочных входов делителей 9 и 10 и КБ-триггера 8. Усилитель-ограничитель 1 формирует извходного сигнала прямоугольную последовательность импульсов. С помощьюблока 11 задержки и дополнительногосумматора 16 по модулю два иэ сигналаусилителя-ограничителя 1 формируетсяпоследовательность коротких импульсов, длительность которых определяется временем задержки сигнала в блоке11 задержки. В качестве блока 11 задержки может быть использована, например, интегрирующая цепь. Последовательность коротких импульсов свыхода дополнительного сумматора 16по модулю два иоступает на элементИЛИ 15 и блок 11 задержки, В качестве последнего может быть использована линия задержки, например, на пассивных С-элементах. Время задержки вблоке 11 задержки устанавливаетсяравным половине длительности тактового интервала передаваемой информации.На выходе элемента ИЛИ 15 в ре 55зультате сложения прямой и задержанной последовательностей импульсов образуется последовательность коротких импульсов с частотой следования, превышающей в два раза тактовую частоту передачи информации. Частота следования импульсов этой последовательности снижается до тактовой делителем 9 и до полутактовой делителем 10. В сумматорах 2-5 производится суммирование сигнала с выхода усилителя- ограничителя 1 с импульсами с выходов делителей 9 и 10. Сигналы с выходов сумматоров 2-5 на тактовом интервале записываются в соответствую" щие разряды регистра 6. Обновление информации в регистре 6 на каждый следующий тактовый интервал производится в конце тактового интервала путем, записи информации с суммато" ров 2 - 5 в регистр 6 сигналом с прямоугольного выхода делителя 9.При поступлении на вход демодулятора сигнала, соответствующего "0" информации, на выходах регистра 6 устанавливается в двоичном коде число "11", которое дешифрируется дешифратором 7, Этот сигнал подтверждает нулевое состояние КБ-триггера 8 через элемент ИЛИ 14.При поступлении на вход демодулятора сигнала, соответствующего "1" информации, на выходах регистра 6 устанавливается в двоичном коде число "13", которое дешифрируется дешифратором 7. Этот сигнал устанавливает КБ-триггер 8 в единичное состояние, что вызывает установле- ние на выходе демодулятора "1" значения демодулируемой информации.При различных чередованиях "1" и "0" значений информации во входном сигнале демодулятора в регистр 6 записываются сигналы, формирующие на его выходах в двоичном коде числа 11 и 7 при "0" значении информации во входном сигнале и числа 13 и 14 при "1" значении информации во входном сигнале демодулятора. Эти числа дешифратором 7 дешифрируются. Формула изобретенияДемодулятор сигналов с минимальной частотной манипуляцией, содержащей усилитель-ограничитель, выход ко" торого соединен с первыми входами четырех сумматоров по модулю два, выходы которых подключены к соответствующим входам регистра, выходы которого соответственно подключены к входам дешифратора, один выход котоЗаказ 5716/56 Тираж 636 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 э,Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 рого подключен к установочному входуКЯ-триггера, выход которого являетсявыходом демодулятора, при этом второйвход первого сумматора по модулю дваобъединен с тактовым входом регистраи информационным входом первого делителя частоты, подключен к инверсномувыходу второго делителя частоты,прямой выход которого подключен к другому входу второго сумматора по модулю два, а вторые входы третьего ичетвертого сумматоров по модулю дваподключены соответственно к инверсному и прямому выходам первого делителя частоты, о т л и ч а ю щ и й -с я тем, что, с целью повышенияпомехоустойчивости за счет устранения неопределенностей в выделенииопорного колебания, введены два блока задержки, детектор уровня, дваэлемента ИЛИ и дополнительный сумматор по модулю два, к одному входу,которого непосредственно, а к другому через первый блок задержки подключены выход усилителя-ограничителя и вход детектора уровня, выходкоторого подключен к установочнымвходам обоих делителей частоты непосредственно, а КЯ-триггера - черезпервый элемент ИЛИ, другой вход которого подключен к другому выходудешифратора, при этом информационный 1 б вход второго делителя частоты подключен к выходу второго элемента ИЛИ,к одномувходу которого непосредственно, а к другому через второйблок задержки подключен выход допол О нительного сумматора по модулю два.