Устройство для объединения кореллированных импульсных сигналов

БЪЕДИНЕНИЯ КХ СИГНАЛОВ 54) УС ЕЛИРОВ 57) Из ой тех ано пр РОЙСТВО ДЛЯ 0 ННЫХ ИМПУЛЬСН бретение отн ике и может передаче по сится к импуль быть использообщему импульс ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ОПИСАНИЕ ИЗО А ВТОРСНОМУ СВИДЕТЕЛЬСТВ 3547537/24-2 26,01.83 30.04.87. Бюл М.Д, Венедик Механошина и 621,374(088. Авторское св 682, кл. Н 0 ному каналу связи аналоговой информации от нескольких абонентов. Цельизобретения - повышение помехозащищенности. Для достижения поставленной цели в устройство введены элементы 3,4 задержки, элементы 5,6,7,совпадения, элемент ИЛИ 9. Устройствотакже содержит одноразрядный двоичныйсумматор 1, триггер 2 памяти и элемент ИЛИ 8. Повышение помехозащищенности обеспечивается уменьшением искажения входных сигналов за счетобеспечения возможности их расфазировки и повышения надежности. 1 ил.13 О 7592 Изобретение относится к импульсной технике и может быть использовано при передаче по общему импульсному каналу связи аналоговой информации от нескольких абонентов. 5Цель изобретения - повышение помехозащищенности путем уменьшения искажений входных сигналов за счет обеспечения и возможности их расфазировки и повышение надежности работы устройства.На чертеже представлена функциональная схема устройства для объединения коррелированных импульсных сигналов.Устройство для объединения коррелированных импульсных сигналов содержит одноразрядный двоичный сумматор 1 и триггер 2 памяти. Выход суммы одноразрядного двоичного сумматора соединен с входом элемента 3 задержки, а выход переноса подключен к входу элемента 4 задержки, Кроме того, выход суммы одноразрядного двоич 25 ного сумматора 1 подключен к одному из вхоцов элемента 5 совпадения.Выход элемента 3 задержки и инверсный выход триггера 2 памяти подключены к входам элемента 6 совпадения, а выход элемента 4 и прямой выход триггера 2 памяти подключены к входам элемента 7 совпадения, Выходы элементов 6 и 7 совпадения через элемент ИЛИ 8 подключены к второму входу элемента 5 совпадения, выход кото рого и выход переноса одноразрядного двоичного сумматора 1 подключены к информационному входу триггера 2 памяти через элемент ИЛИ 9.Устройство работает следующим об разом,При совпадении символов "1" в объединяемых сигналах на выходе переноса одноразрядного двоичного сумматора 1 возникает импульс. Этот импульс про ходит через элемент ИЛИ 9 на информационный вход триггера 2 памяти и независимо от состояния триггера 2 памяти в предыдущий момент времени устанавливает его в единичное состоя ние. Таким образом, если в объединяемых сигналах в данном такте имеется одновременно символ "1", то на выходе устройства формируется символ "1",При совпадении символов "О" в объединяемых сигналах на выходах суммы и переноса одноразрядного двоичного сумматора импульсы не образуются,На информационный вход триггера 2 памяти импульс не поступает, и независимо от предыдущего состояния триггерустанавливается в нулевое состояние.Таким образом, при совпадении символов "О" на выходе устройства импульс отсутствует,Если в одном из объединяемых сигналов возникает символ "1", а в другом - символ "О", то на выходе переноса одноразрядного двоичного сумматора 1 импульс отсутствует, а на выходе суммы возникает импульс, Еслив предыдущем такте совпадали символы"1", то на выходе триггера 2 памяти,а также на выходе элементов 3 и 4задержки на такт возникают импульсы.Эти импульсы проходят через элементыб и 7 совпадения и элемент ИЛИ 8 наэлемент 5 совпадения. С выхода элемента 5 совпадения через элементИЛИ 9 импульс поступает на информационный вход триггера памяти и поддерживает его в единичном состоянии.Если в предыдущем такте в объединяемых сигналах совпадали символы"О", то на выходе триггера 2 памятиимпульс отсутствует. Отсутствуют импульсы также на выходах элементов 3и 4 задержки на такт, элементов б и 7совпадения, элемента ИЛИ 8, элемента5 совпадения и элемента ИЛИ 9. Поэтому на информационном входе триггера2 памяти импульс отсутствует и триггер остается в нулевом состоянии.Если в предыдущем такте в объединяемых сигналах совпадали символы "1"и "О", то на выходе элемента 3 задержки формируется импульс, а на выходе элемента 4 импульс отсутствует.Если триггер 2 памяти в предыдущем такте находился в единичном состоянии, то на выходах элементов б и 7совпадения, элемента ИЛИ 8, элемента5 совпадения и элемента ИЛИ 9 импульс отсутствует и триггер 2 памятипереходит в нулевое состояние. Если в предыдущем такте триггер 2 памяти находился в нулевом состоянии, то на выходе элемента. б совпадения формируется импульс. Этот импульс проходит через элемент ИЛИ 8, элемент 5 совпадения и элемент ИЛИ 9 на информационный вход триггера 2 памяти и устанавливает его в единичное состояние.1307592 Составитель О. ХанджянТехред М.Ходанич Корректор Л. Пилипенко Редактор А. Огар Подписное Заказ 1641/55 Тираж 902ВНИИПИ Государственного комитета. СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Поэтому если в одном из суммируемых сигналов возникает символ "1", а в другом - символ "0", выходной сигнал устройства представляет собой чередующуюся последовательность сим" волов "1" и "0"Память на один такт осуществляется триггером 2 памяти и элементами 3 и 4 задержки. Формула изобретения 10 Устройство для объединения корре-. лированных импульсных сигналов, содержащее одноразрядный двоичный сумматор, к входам которого подключены 15 первая и вторая входные шины соответственно, первый элемент ИЛИ, триггер памяти и шина тактовой частоты, о т" л и ч а ю щ е е с я тем, что, с целью повьшения помехозащищенности и 20 повышения надежности работы, в него дополнительно введены два элемента задержки, три элемента совпадения, второй элемент ИЛИ, причем выходы суммы и переноса одноразрядного двоичного сумматора через первый и второй элементы задержки соединены соответственно с первыми входами первого и второго элементов совпадения, к вторым входам которых подключены соответственно прямой и инверсный выходы триггера памяти, входы управления первого и второго элементов задержки подключены к шине тактовой частоты, выходы первого и второго элементов совпадения через первый элемент ИЛИ подключены к первому входу третьего элемента совпадения,Ъвторой вход которого подключен к выходу суммы одноразрядного двоичного сумматора, выход третьего элемента совпадения и выход переноса одноразрядного двоичного сумматора соединены с входами второго элемента ИЛИ, выход которого подключен к управляющему входу триггера памяти, вход синхронизации которого соединен с шиной тактовой частоты.