Устройство для умножения комплексных чисел

СОВЕТСКИХЛИСТИЧЕСНИХ 9) 01) 67749 Я щ,РЕТЕНИ КОМУ СВИ ЕЛЬСТВУ Н АВ ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(56) Авторское свидетельство СССР У 1120316, кл. С 06 Р 7/52, 1983.Авторское свидетельство СССР В 1103222, кл. С 06 Р 7/49, 1981. (54) УСТРОЙСТВО цЛЯ УИНОЖЕНИЯ КОМПЛЕКСНЫХ ЧИСЕЛ(57) Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой, решения систем линейных алгебраических уравнений. Изобретение позволяет работать с числами в дополнительном коде, за счет чего расширяются функциональные возможности устройства, Устройство содержит входные регистры 1-4, сумматоры 5 и 6, группу из и дешифраторов 7, где и - разрядность действительной (мнимой) части множителя, две группы по и коммутаторов Ц,и 9, элементы ИЛИ 1 О и 11, многовходовые сумматоры 12 и 13, регистры 14 и 15 результата. Коммутаторы 8 и 9 групп состоят из наборов двухвходовых элементов И, объединен- а ных элементом ИЛИ. 1 ил.9Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин 5 с комплексной арифметикой решения систем. линейных алгебраических уравнений.1Цель изобретения - расширение функциональных возможностей за счет умножения комплексных чисел, представленных в дополнительном коде.На чертеже приведена функциональная схема устройства.15Устройство содержит четыре входных регистра 1-4, два сумматора 5 и 6, группу дешифраторов 7, две группы коммутаторов 8 и 9, элементы ИЛИ 10 и 11, два блока 12 и 13 суммирования частичных произведений, два регистра 14 и 15 результата, входы 16 и 17 действительной и мнимой части мяожииого, входы 18 и 19 действительной и мнимой части множителя, 25 тактовый вход 20, выходы 21 и 22 дей" ствительной и мнимой части результата.Устройство работает следующим образом, 30По тактовому импульсу во входные регистры 1 и 2 записывается соответственно действительная КеА и мнимая 1 шА части множимого А, а в входные регистры 3 и 4 - соответственно дей 35 ствительная КеВ и мнимая 1 шВ части множителя В. На сумматоре 5 выполняется операция вычитания КеА в . 1 шА путем суммирования дополнительного кода мнимой части 1 шА с. действительной частью КеА. Дополнительный код мнимой части 1 шА образуется путем ин- вертирования всех разрядов числа с последующим прибавлением единицы к младшему разряду. На сумматоре 6 выполняется суммирование КеА+ХшА. На третий, второй и первый информационные входы первого коммутатора 8 поступает информация соответственно с инверсных выходов регистра 1, прямых выходов регистра 2,и инверсных выходов сумматора 5, а на первые, третьи и вторые информационные входы остальных коммутаторов 8, , 8 п (где пв разрядность входных регистров) из данной группы поступает информация соответственно с прямых выходов регистра 1, инверсных выходов регист" ра 2 и прямых выходов сумматора 5. 34 2На второй, первый и третий информационные входы первого коммутатора 9,поступает информация с инверсных выходов соответственно регистров 2 и1 и сумматора 6.На вторые, первые и третьи информационные входы остальных коммутаторов 9, , 9 д поступает информацияс прямых входов соответственно регистров 2 и 1 и сумматора 6, В зависимости от значений разрядов действительной КеВ и мнимой 1 шВ частей множителя В на первом, втором и третьемвыходах 1-го дешифратора 7 (где1,2 и) устанавливаются коды:000 (КеВ = 0, 1 пВ = 0), 100 (КеВд=1 ф, 1 пВз. = 0), 010 (КеВх = 0; 1 йВд=1), 001 (КеВз. = 1, 1 тпВз. = 1) .Информация с первого, второго итретьего выходов -го дешифратора 7поступает на первые, вторые и третьиуправляющие входы коммутаторов 8 и9 и устанавливает их в положение,когда на выход поступает информацияили с первых (на выходе -го дешифратора 71 код 100), или с вторых(на выходе -го дешифратора 7 код010), или с третьих (на выходе д-годешифратора 7 код 001) информационных входов, или нули (на выходе -годешифратора 7 х код 000).На выходах первой группы коммутаторов 8 имеют и частичных произведений для получения действительной части произведения. На выходах второй,группы коммутаторов 9 - и частичных произведений для получения мнимой части произведения.Информация с выхода элемента ИЛИ10 и с вторых выходов дешифраторов7, ,., 7 п поступает на входыразрядов блока 12 суммирования частичных произведений, веса которыхравны весам младших разрядов соответственно первого 81, второго 8,п-го 8коммутаторов.Информация с выхода элемента ИЛИ11 поступает на вход разряда блока13, вес которого равен весу младшегоразряда коммутатора 9,. Информация,поступившая на входы блоков 12 и 13,суммируется с учетом весов разрядови следующим тактовым импульсом записывается в регистры 14 и 15 результата,Формула изобретенияУстройство для умножения комплексных чисел, содержащее четыре входных. Тираж 673. ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушскдя наб., д. 4/5Подписное Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4 3 129703 регистра, два сумматора, две группы коМмутаторов, два блока суммирования частичных произведений, два регистра результата и группу дешифраторов, причем информационные входы. первого и второго входных регистров являются соответственно входами действительной и мнимой .части множимого устройства, информационные входы третьего и четвертого регистров 10 являются соответственно входами действительной и мнимой части множителя устройства, тактовый вход устройства соединен с входами синхронизации первого, второго, третьего и четвер того входных регистров результата, выходы первого и второго регистров результата являются соответственно выходами действительной и мнимой части результата устройства, прямой 20 выход первого входного регистра сое-динен с первыми информационными входами первого и второго сумматоров и с первыми информационными входами -х коммутаторов первой и второй групп (где х = 2,3, , и, и - разрядность действительной и мнимой частей сомножителей), прямой выход второго входного регистра соединен с вторым информационным входом вто рого сумматора и вторыми информационными входами х-х коммутаторов второй группы, третьи информационные входы которых соединены с прямым выходом второго сумматора, прямой 35 выход первого сумматора соединен с вторыми информационными входами ь-х коммутаторов первой группы, выходы 1-х разрядов (где 1 = 1,2,и) третьего и четвертого входных регистров соединены с первым и вторым входами 1-го дешифратора группы, первый, второй и третий выходы которого соединены с первыми, вторыми и третьими управляющими входами -х коммута-. 45 торов первой и второй групп, выходы которых соединены соответственно с 1-ми информационными входами первого и второго блоков суммирования частич 4 4ных произведений, выходы которых соединены с информационными входамисоответственно первого и второго регистров результата, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностейза счет умножения комплексных чисел,представленных в дополнительном коде, в устройство введены первый ивторой элементы ИЛИ, при этом инверсный выход первого входного регистрасоединен с первыми информационнымивходами первых коммутаторов первойи второй групп, инверсный выход вжрого входного регистра соединен свторым информационным входом первогосумматора, с третьими информационными входами -х коммутаторов первейгруппы и вторым информацконным входом первого коммутатора второй группы, третий информационный вход которого соединен с инверсным выходомвторого сумматора, второй и третийинформационные входы первого коммутатора первой группы сое;,инены соответственно с прямым выходом второговходного регистра и инверсным ввеодом первого сумматора, первый и третий выходы первого дешифратора группы соединены соответственно с первыми и,вторыми входами первого и второго элементов ИЛИ, второй выход первого дешифратора группы соединен стретьим входом второго элемента ИЛИ.выход первого элемента ИЛИ соединенс первым информационным входом мпадшего разряда первого блока суммирования частичных произведений, второйвыход .х-го дешифратора группы соеди-.нен с -минформационным входом младшего разряда первого блока суммирования частичных произведений, выходвторого элемента ИЛИ соединен с первым информационным входом младшегоразряда второго блока суммированиячастичных произведений, вход переноса первого блока суммирования частичных произведений соединен с входом логической единицы устройства.