Устройство цикловой синхронизации

(57 осудАРстаенный номитет сссРО делАм изоБРетений и ОтнРытий) Изобретение относится к электросвязи и может использоваться в цифровых системах с импульсно-кодовой модуляцией, Цель изобрения - сокращение времени фазирования. На дискретный опознаватель 2 поступает групповой сигнал. По сигналу цифрового фазирования, поступающему с циклового распределителя 1, дешифратор 3 отклика и дешифратор 4 ошибки формируют соответственно сигнал откликапри опознавании синхрогруппы и сигнал ошибки при отсутствии сигналаопознавания. Триггер 5 переключенияосуществляет разделение двух соседних циклов, обеспечивая поочереднуюзапись реализации откликов черезключи 8, 9 в блоки памяти 12, 13Ключи 10, 11 осуществляют коммутацию тактовых импульсов на запись исчитывание из блоков памяти 12, 13.Запись в ячейки памяти осуществляется по адресам, сформированным счетчиком 7 цикла. При появлении с дешифратора 4 сигнала ошибки триггер 6фиксации подает сигнал на дешифратор15 фазы, подготавливая его к определению новой фазы цикла. Сигнал наего выходе появляется только при совпадении в двух соседних циклах откликов, проходящих через элемент ИЛИ14, после переключения триггера б.Изобретение относится к электросвязи и может быть использовано в системах передачи данных, в тои числе вцифровых системах с импульсно-кодовой моду 111 цией. 5Цель цзьбретеиця - сокращеи 1 е времени фазпровация.На чертеже изображена блок-схемапредлагаемого устройства.Устройство содержит цикловой рас пределитель 1, дискретный опознаватель 2, дешифратор 3 Отклика, дешифратор 4 ошибки, триггер 5 переключения, триггер б фиксации, счетчик 7цикла, первый 8, второй 9, третий 10и четвертый 11 ключи, первый 12 и второц 13 блоки памяти, элемент ИЛИ 14,дешифратор 15 фазы.Устройство работает следующимд,образом,-Групповой сигнал из дискретногоканала поступает ца вход дискретногоопознавателя 2. Цикловой распределитель 1 формирует сигнал цикловой синх.ронизации, который поступает на первые входы дешифраторов 3 и 4. По сигналу циклового фазирования с циклового распределителя 1 на выходах дешифраторов 3 и 4 формируется сигнал отк 30лика при наличии сигнала об апозцавации синхрогруппы с дискретного опознавателя 2 ц сигпал ошибки при отсутствии сигнала опоз 11 авация. Припоявлении сигцапа ошибки с выходадешифратора 4 триггер б фиксации подает соответствующий сигнал ца дешифратор 15, подготавливая его к определению новой фазы цикла. Очереднойсигнал цикловой синхронизации с выхода циклового распределителя 1 посту 40пает на счетный вход триггера 5, который осуществляет разделение двухсоседних циклов путем обеспеченияпоочередной записи реализаций откликов за цикл в первый 1 и второй 13биоки памяти через первыц и второй 9ключи. Для этого с помощью третьего10 и четвертого 11 ключей осуществляется коммутация тактовых импульсов1на входы записи и считывания блоков12 и 13 памяти.В любой конкретный цикл при установке триггера 5 в нуль открываетсявторой ключ 9 и осуществляется запись реализаций откликов во второйблок 13 памяти за этот цикп, Для этого на вход записи второго блока 13 памяти чРвРЗ четвертый 1 сГ 01 11 цоддют ся тактовые импульсы. Запись в ячейки памяти осуществляется в соотсетствии 1 состояциеи согцапов 1.а адреспых гходахр поступающих с выходов счетчика 7, Одновременно с этим тактовые импульсы поступают на вход считывания первого блока 12 памяти и осуществляютвывод реализаций откликов за предыдущий цикл.Через элемент ИЛИ 14 реализация откликов за предь 1 дущий цикл поступает. на второй вход дешифратора 15, на первый вход которого поступает реализация откликов с выхода дискретного опознавателя 2, Сигнал на выходе дещифратора 15 фазы появляется только прн совпадении Откл:."1 ко,:. з дву. сосецццх ц 11 клах после того ка 1", Осуществлено переключение триггера 6,Наиболее характерно проявлениеположительных свойств предлагаемогоустройства в процессе фазированияпри опознавании ложной синхрогруппы, так как поиск ведется одновременно в двух циклах и появление ложной синхрогруппы не прпводит к необходимости начинать накапливание откликов сначала,Формула изобретенияУстройство цикловой синхронизации. содержащее счетчик цикла, триггер фиксации и дешифратор фазы, выход которого соединен с установочцыми входами циклового распредепителя, выход которого соединен с первыии входами дешифратора отклика и дешифратора ошибки; вторые входь 1 которь 1 х соединены с выходом дискретцо 1 о Опо:цавателя и первым,1 входаии де 11 ифратора фазы и первого кжоча, О т л и ч аю щ е е с я теи, что, с целью сокращения времени фаэиронання, э цегогвведены первый и второй бло 1:и памяти, второй, третий, и четвертые ключи триггер перек.1 ючения, 1элемент ИИ, первый и второй вход которого соединены с выходами первого и второго блоков памяти, а выход . с вторым входом дешифратора фазы, третий вход которого соединен с выходом триггера фиксации, а выход - с устаповочным входом счетчика цикла, выходы которого соединены с адреснымн входами первого и второго блоков памяти информационные входы которых1283873 10 пульсов. Составитель А.АндриановРедактор А.Ревин Техред В.Кадар Корректор М.Пажа Заказ 7452(53 Тираж 637 ПодписноеВНИИПО Гасударственного комитета СССРпа делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4(5 Производственно-в предприятие, г. Ужгород, ул, Проектная, 4 подключены соответственна к выходам первого и второго ключей, первыевходы которь 1 х объеди.ены, а вторыесоединены соответственно с прямыми инверсным выходами триггера переключения, счетный вход которого соединен с выходам циклавого распределителя, первые входы третьего и четвертога ключей соединены соответственна свторыми входами первого и второгоключей входы записи первого и второго блоков памяти соединены соответстванно с выходами третьего и четвертсго ключей, входы считывания первогои второго блоков памяти соединенысоответственно с выходами третьегои четвертого ключей, первый и второйвходы триггера фиксации соединенысоответственно с выходами дешифратора ошибки и дешифратора отклика, авходы цикловога распределителя, счетчика цикла, третьего и четвертогоключей являются входами тактовых им