Устройство для отладки программ

(191 (1 СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ РЕСПУБЛ 1 28ЕЛЬСТВУ У СВИ новски о СССР1981СССР1979.ПРОГРАММ к област к тлад рых вхой памяти ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ.цифровой вычислительной теможет быть использовано прпрограмм ЭВМ, в состав котдят штатные блоки постоянн с рабочими программами. Цель изобретения - сокращение аппаратурныхзатрат. Устройство для отладки программ содержит элемент И 1, группурегистров 2 установки, дешифратор 3сигналов управления, схему 4 сравнения, распределитель 5.импульсов, шифратор 6 адреса, элемент ИЛИ 7, элемент НЕ 8, регистр 9 ввода, элементыИ 10 и 11, схему 12 сравнения, запоминающий блок 13 без разрушения информации, блок 14 постоянной памяти.Данное устройство обеспечивает эффективную отладку программ за счет подмены участка памяти блока постояннойпамяти зоной памяти блока без разрушения информации. 1 ил.1280637 50 Изобретение относится к цифровойвычислительной технике и может быть использовако при отладке программ ЗВМ, в состав которых входят штатные блоки постоянной памяти с рабочими 5 программами.Цель изобретения - сокращение аппаратуркых затрат.На чертеже приведена блок-схема устройства для отладки программ.Устройство для отладки программ содержит элемент И 1, группу регистров 2 установки, дешифратор 3 сигналов управления, схему 4 сравнения, распределитель 5 импульсов, шифратор15 6 адреса, элемент ИЛИ 7, элемент НЕ 8, регистр 9 ввода, элементы И 10 и 11, схему 12 сравнения, запоминающий блок 13 без разрушения инфор. мации, блок 14 постоянной памяти20 (БПП). На схеме показано;,выход устройства 15 "Контроль", вход 16 кода команды устройства, вход 17 информационный, первый 18 и второй 19 адресные входы устройства, выход 20 элемента И 1, выходы 21 группы регистров 2 установки, выход 22 дешифратора 3, выходы 23 схемы 4 сравнения, выходы 24-27 распределителя 5, которые обеспечивают соответственно стробирование,схемы 12, разрешение приема данных, разрешение записи-считывания, разрешение считывания, адресную шину 28 старших разрядов блока 13, выход 29 шифратора адреса, выход 30 сигнала несравнекия элемента НЕ 8, выход 31 регистра ввода, выход 32 элемента И 10, выход 33 элемента И 11, выход 34 блока 13, являющийся информационным выходом устройства.Устройство работает в двух режимах: полуавтоматическом, когда выполняется ввод-контроль отлаживаемых команд в блоке 13 и в автоматическом, когда устройство работает в составе ЭВИ в качестве штатного блока (или его части) постояккой памяти. В полуавтоматическом режиме устройство работает следующим образом.Предварительно выполняется занесение массивов команд в блок 13 из внешнего устройства. По входу 17 ка регистр 9 ввода и на вход блока 13 поступает информация, а по входу 16 - код команды, которая через элемент И 1 поступает на дешифратор 3 сигналов управления, с выхода которого сигналы управления поступают 2на распределитель 5. С выхода распределителя 5 на элемент И 1 О выдается сигнал записи информации в блок 13. По адресным входам 18 и 19 из внешних устройств поступает код адреса, по которому выполняется запись в блоке 13, причем, если разрядная сетка отлаживаемого блока постоянной памяти не превышает разрядную сеткублока 13, то по адресным входам 18поступает нулевой адрес и так какрегистр 2 находится в нулевом состоянии, то с первой схемы 4 сравнениявсегда выдается сигнал сравнения,который через элемент ИЛИ 7 и элемент И 10 разрешает обращение к блоку 13, Сигнал записи информации через элемент И 10 поступает в блок 13и информация записывается в нем поадресу, поступающему по адресномувходу 19. После записи информациив блок 13 выполняется контрольноесчитывание из блока 13 на схему 12сравнения, где выполняется сравнениесчитанной информации с информацией,хранимой в регистре 9 ввода. При несравнении с приходом с распределителя 5 с выхода 24 сигнала строба схемы сравнения схема 12 сравнения выдает на выход 15 "Контроль" запретна элемент И 1 о прохождении кодакоманды по входу 16 и сигнал "Контроль" на выход устройства. В том случае, когда объем отлаживаемой памяти БПП 14 превышает объем памяти блока 13 или же отлад- ка программ выполняется отдельными массивами, на регистрах 2 устанавливается адрес зоны БПП 14, которую необходимо заменить памятью блока 13. Количество регистров 2 определяется размером зоны памяти отлаживаемого БПП 14. Например, если объем отлаживаемого БПП 14 соответствует иразрядам, а объем памяти блока 13 соответствующим ш=13 разрядам адреса, размер зоны памяти выбран соответствующим 1 сразрядам адреса, тогда количество регистров 2 равно 2 =16. Шифратор 6 адреса выполняет преобразование и=7 старших разрядов адреса отлаживаемого БПП 14 в ш=4 старших разрядов блока 13. По входу 18 на схему 4 сравнения поступают старшие разряды кода адреса (в данном примере 7 старших разрядов) отлаживаемого БПП 14, Тогда запись информации выполняется только в зону блока 13,1280637 10 15 20 25 30 35 40 45 50 ВНИИПИ Заказ 7068/55 Тираж 671 Подписное Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4 определяемую регистрами 2 и шифратором 6 адреса.В автоматическом режиме устройство отладки работает в комплексе с ЭВМ в качестве штатного БПП или его части,Адреса заменяемых зон БПП 14 памятью блока 13 устанавливаются нарегистрах 2. Старшие разряды адресапо адресному входу 18 поступают насхему 4 сравнения, где сравниваютсяс кодом адреса, установленным на регистрах 2. Младшие разряды кода адреса по адресному входу 19 поступаютнепосредственно на БПП 14 и блок 13.По входу 16 из ЭВМ через элемент И 1дешифратор 3 сигналов управления выдается команда считывания информации,по которой из распределителя 5 наэлементы И 10 и 11 вьдаются сигналысчитывания информации. Если на однойиз схем 4 сравнения есть сигнал сравнения, то он через элемент ИЛИ 7 выдается на элемент И 10, и в блок 13вьдается сигнал считывания информации, которая по выходу 34 поступаетна выход устройства. Если нет сигналасравнения ни на одной из схем сравнения, то сигнал считывания с распределителя 5 поступает через элемент И 11на БПП 14, и информация считываетсяиз отлаживаемого БПП 14 и через выход34 выдается на выход устройства,Формула изобретенияУстройство для отладки программ, содержащее распределитель импульсов, три элемента И, группу регистров установки, дешифратор сигналов управления, первую схему сравнения, элемент ИЛИ, элемент НЕ, запоминающий блок без разрушения информации и блок постоянной памяти, причем вход кода команды устройства соединен с первым входом первого элемента И, выход которого соединен с информационным входом дешифратора сигналов управления, выход которого соединен с входом запуска распределителя импульсов, первый и второй выходы которого соединены с первЫми входами второго и третьего элементов И соответственно,выходы второго и третьего элементовИ соединены соответственно с входомзаписи запоминающего блока без разрушения информации и с входом считывания блока постоянной памяти, выходырегистров установки группы соединеныс первым входом первой схемы сравнения, первый адресный вход устройствасоединен с вторым входом первой схемы сравнения и с адресными входамистарших разрядов блока постояннойпамяти, выходы равенства схемы сравнения соединены с соответствующимивходами элемента ИЛИ, выход которогосоединен с вторым входом второго элемента И и через элемент НЕ - с вторым входом, третьего элемента И, информационный вход устройства соединен синформационным входом запоминающегоблока без разрушения информации, второй адресный вход устройства соединенс адресными входами младших разрядовадреса блока постоянной памяти изапоминающего блока без разрушенияинформации, о т л и ч а ю щ е е с ятем, что, с целью сокращения аппаратурных затрат, в устройство введенышифратор адреса, регистр ввода, вторая схема сравнения, причем выходыравенства первой схемы сравнения соединены с соответствующими входамишифратора адреса, выходы которого соединены с адресными входами старших разрядов запоминающего блока без разрушения информации, третий и четвертый выходы распределителя импульсовсоединены соответственно с входомстробирования второй схемы сравненияи входом записи регистра ввода, ин-формационный вход устройства соединен с информационным входом регистраввода, выход которого соединен с первым информационным входом второй схемы сравнения, информационные выходыблока постоянной памяти и запоминающего устройства без разрушения информации соединены с вторым информационным входом второй схемы сравненияи являются информационным выходомустройства, выход неравенства второйсхемы сравнения соединен с вторым входом первого элемента И и являетсявыходом контроля устройства.