Устройство для контроля переходов

,ЯО, 1273934 151 4 С 06 Р 11/28 ОПИСАНИЕ ИЗОБРЕТЕНИВ А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ 44 Московс Октябрь гоойута ого инстит В. Бобряко ыи и тес х цифров овыи х вы -Советрис. 6 ство ССС 1/12, 19 ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ(71) Смоленский филиалордена Ленина и орденРеволюции энергетичес(57) Изобретение относится к вычис,лительной технике и позволяет повысить быстродействие за счет исключения специальных команд контроля перехода, Контроль перехода в программах основан на введении в блок памяти программ дополнительного разряда и анализе информации в данном разряде при выполнении команды перехода. Для обеспечения контроля правильности выполнения непрерывной последовательности команд ветвлений устройство состоит из двух аналогичных частей, работающих поочередно, каждая часть осуществляет фиксацию выполнения команд перехода и проверку. правильности выполнения команд ветвлений путем сравнения значения дополнительного разряда блока памяти программ с логической "1". 1 ил.Изобретение относится к вычисли -тельной технике, в частности к устройствам аппаратного контроля (далеепросто контроля) трассы программ, иможет быть использовано в специализированных и универсальных ЭВМ,Цель изобретения - повышение быстродействия.На чертеже представлена структурная схема предлагаемого устройствадля контроля переходов,Устройство содержит вход 1 кодакоманды, вход 2 чтения команды, вход3 признака чтения, вход 4 признакареализации перехода - дополнительныйразряд блока памяти программ, вход5 сброса, сброс устройства вырабатывается процессором для установки аппаратных средств ЭВМ в исходное состояние, дешифратор б, первый 7 и второй 8 элементы И, второй триггер 9,второй элемент ИЛИ 10, первый триггер 11, третий элемент И 12, четвертый элемент И 13, третий триггер 14,третий элемент ИЛИ 15, четвертыйтриггер 16, первык элемент ИЛИ 17,выход 18 ошибки перехода устройства,Контроль правильности выполнения команд ветвлений (безусловного и условного перехода, обращения к подпрограмме и др,) основан на введении дополнительного разряда в блок памятипрограмм и анализа информации в этом разряде при выполнении команд. Дополнительный разряд блока памяти программ программируется следующим образом: запись 1" происхондит по всем адресам, хранящим коды команд, на которые передается управление при выполнении команд ветвлений, по остальным адресам записывается логический "0Устройство работает следующим образом.По входу 5 происходит установка в единичное состояние триггеров 11 и 16, а триггеров 9 и 14 - в нулевое состояние через элементы ИЛИ 10 и 15, которые своими инверсными выходами подготавливают элементы И 7, 12 к приему управляющих сигналов. Дешифратор 6, управляемый сигналом по входу 2, анализирует код очередной выбираемой из блока памяти команды, При обнаружении кода команды ветвления на выходе дешифратора 6 формируется единичный сигнал, кото 510152025 3035 40 45 50 55 Таким образом, поочередная работасовокупности блоков 7-10 и 12-15обеспечивает возможность контроляправильности выполнения непрерывнойпоследовательности команд ветвлениябез введения дополнительной командыв систему команд ЭВМ. рый поступает на 0-вход триггера 9. Сигнал на входе 3 устройства проходит через элемент И 7 и переводит триггер 9 в состояние "1". Таким образом, триггер 9 устанавливается в единичное состояние при выполнении команды ветвления, Сигнал с единичного выхода триггера 9 подготавливает элемент И 8 для формирования строба в следующем машинном цикле выборки кода команды, на которую происходит передача управления при выполнении. команды ветвления, При выборке следующей команды с выхода элемента И 8 на тактовый вход триггера 11 поступает строб, по которому триггер 11 остается или в единичном состоянии (если переход произошел верно) - на входе 4 устройства единичный сигнал, или переходит в нулевое состояние (ошибочный переход) - на входе 4 устройства нулевой потенциал.Если значение дополнительного разряда блока памяти программ не равно "1", происходит формирование еди - ничного выходного сигнала с нулевого выхода триггера 11, который через элемент ИЛИ 17 поступает на выход 18 устройства, сигнализируя об ошибке при выполнении команды перехода. В противном случае на выходе 18. остается нулевой потенциал, свидетельствуя о правильности выполнения команды ветвления Кроме того, с выхода элемента И 8 единичный сигнал, пройдя элемент ИЛИ 10, переводит триггер 9 в исходное состояние. Если команда, на которую осуществляется переход, также является командой ветвления, в работу включается совокупность блоков 12-15, с помощью которых фиксируется второе ветвление, Работа блоков 12-15 полностью аналогична работе блоков 7-10. Сигнал разрешения работы блоков 12-15 поступает с триггера 9. Правильность выполнения второго перехода проверяется триггером 16, выходной сигнал которого через элемент ИЛИ 17 поступает на выход 18.1273934 Составитель И. Сигалоедактор С. Лисина Техред Л,Сердюкова Корректор Г. Решетни 6478/47 ВНИИПИ по 113035, Зака Тираж 6 одпис та ССЫтий сударственного комиам изобретений и осква, Ж, Раушск наб., д. оизводственно-полиграфическое предприятие, г. Ужгород, ул, Проектна формула и э обретения Устройство для контроля переходов, содержащее первый триггер и первый элемент ИЛИ, причем входпризнака ре ализации перехода устройства соединен с информационным входом первого триггера, выход первого элемента ИЛИ является выходом ошибки перехода устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены дешифратор, четыре элемента И, второй, третий и четвертый триггеры и два элемента ИЛИ, причем вход кода команды уст ройства соединен с входом дешифратора, выход которого соединен с информационными входами второго и третьего триггеров, вход признака чтения устройства соединен с первыми входами 20 первого, второго, третьего и четвертого элементов И, вход чтения команды устройства - с тактовым входом дешифратора, с вторыми входами второго и четвертого элементов И, вход признака реализации перехода устройства - с информационным входом четвертого триггера, вход сброса устройства - с единичными входамп первого и четвертого триггеров и первыми входамивторого и третьего элементов ИЛИ, выходы которых соединены с входами установки нуля соответственно второгои третьего триггеров, единичный выход второго триггера соединен с вторым входом третьего элемента И итретьим входом второго элемента И,выход которого соединен с вторымвходом второго элемента ИЛИ итактовым входом первого триггера, нулевой выход второго, единичный и нулевой выходы третьего триггеров соединены соответственно с вторым входом первого элемента И, с третьим входом четвертогоэлемента И и третьим входом третьегоэлемента И, выход которого соединенс тактовым входом третьего триггера; выход первого элемента И, нулевые выходы первого и четвертого триггеров соединены соответственно с тактовым входом второго триггера, спервым и вторым входами первого элемента ИЛИ,выход четвертого элемента И - свторым входом третьего элемента ИЛИ итактовым входом четвертого триггера.