Устройство для распределения заданий процессорам

,Р РЕСПУБЛИК 9/4 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИЗОБРЕТЕ р Г 3 ОП СТ К АВТОРСНОМУ СВИ-2 Бюл У в, С.1,Баринов,С.Д.Прудских 8.8)СВИДРТ06 Р льство СССР 5/20; 1976. ство СССР 9/46, 1983, СПРЕДЕЛЕНИЯ детел Автор В 100110(54) УСТРОЙСТВО ДЛЯ РАЗАДАНИЙ ПРОЦЕССОРАМ(57) Устройство для распределениязаданий процессорам относится к области вычислительной техники и можебыть использовано при организациивычислительного процесса по обработ(56) АвторскоеУ 664175, кл. ССКОР .СВ1, кл. ЯО 3234 ИЭ А 1 ке пакета инФормационно-связанныхзаданий в многопроцессорной (многомашинной) вычислительной системе.Цель изобретения - повышение быстродействия. Указанная цель достигаетсятем, что устройство содержит блокпамяти (матрицу триггеров), шифратордве группы элементов ИЛИ-НЕ, двегруппы триггеров, группу элементов Ии группу элементов ИЛИ с соответствующими связями. Новым в .устройствеявляется то, что в него введена группа регистров. Устройство может функционировать в режиме, при которомобеспечивается реализация пакетаинформационно-связанных задач с минимальным средним временем ответадля заданий данного пакета. 1 ил.Устройство относится к вычисли-тельной технике и может быть использовано при автоматизации выбора очередной программы, задания из информационно-связанного набора программ,заданий для решения в управляющеймногопроцессорной вычислительной системе,Цель изобретения - повышение быстродействия устройства.На чертеже изображена структурнаясхема устройства.Устройство содержит группу информационных выходов 1 устройства, блок2 памяти, группу элементов ИЛИ-НЕ 3,группу регистров 4, группу триггеров5, группу блоков элементов И 6, шифратор 7, группу триггеров 8, группуэлементов ИЛИ 9, группу элементовИЛИ-НЕ 10, тактовый вход 11 устройства,Устройство работает следующимобразом.Первоначально в блок 2 заноситсяинформация о топологии моделируемого графа, информационно-связанногопакета заданий (матрица смежностиграфа), триггеры 5 и 8, регистры 4находятся в нулевом состоянии. Нарегистры 4 заносятся веса соответствующих вершин, заданий. Числовыходов шифратора и устройства соответствует числу столбцов матрицысмежности, т.е. числу вершин, заданий. Число групп выходов блока 2памяти соответствует числу строк матрицы смежности, т.е. также числувершин, задании. Число выходов блока 2 памяти в группе также соответствует числу вершин, заданий.После занесения исходной информации на выходе хотя бы одного из элементов ИЛИ-НЕ 3 будет высокий потенциал. Это объясняется тем, что воднонаправленном графе без циклов ипетель первые вершины не содержатвходящих ветвей, т.е, в графе обязательно существуют вершины (задания),готовые к работе,Одновременно высокий потенциал свыхода устройства поступает на одноименный вход блока 2 памяти, которымобнуляется соответствующий столбецматрицы смежности, и устройство автоматически подключает на шифраторвнось появившиеся готовые вершины,задания.Время работы устройства значительно меньше времени решения заданияи поэтому после окончания его выполнения тактовым сигналом 11 практи чески будет зафиксирован на выходеустройства код следующего задания. Ф ор мула из об ре те ния Устройство для распределения заданий процессорам, содержащее блок памяти, шифратор, группу блоков элементов И, первую и вторую группы элементов ИЛИ-НЕ, первую и вторую группы триггеров и группу элементов ИЛИ, причем нулевые выходы триггеров первой группы соединены с первыми управляющими входами одноименных блоков элементов И группы, выходы которых соединены с соответствующими входамигруппы входов шифратора, информационные выходы которого соединены с единичными входами одноименных триггеров второй Таким образом, первоначально в устройстве происходит выявление заданий, готовых к работе, элементами ИЛИ-НЕ 3. Коды весов этих заданий с регистров 4 через элементы Й 6 по сигналам с выходов элементов ИЛИ-НЕ 3 передаются на соответствующие входы информатора 7, где выбирается из них задание с мен.шим весом, и на 234839 2соответствующем ему выходе шифратора появляется высокий потенциал,который обеспечивает по тактовомусигналу 11 устройства перевод одноименного триггера 8 в единичноесостояние.В результате на триггерах устанавливается код, содержащий набор нулейи одну или несколько единиц. После10 этого тактовый сигнал должен бытьснят,Наличие элементов ИЛИ 9 и ИЛИ-НЕ10 обеспечивает появление высокогопотенциала только на одном из выходов5 устройства, что необходимо при появлении единичного сигнала одновременно на нескольких триггерах 8, Высокийпотенциал соответствует позиционномуномеру очередного задания информаци 20 онно-связанного пакета, которое должно затем решаться процессором ВС.Преимущественное право выбора имеетзадание с меньшим позиционным номером,-Одновременно в единичное состояние25 перебрасывается одноименный триггер5, и перекрывается тем самьщ проходсоответствующего веса на шифратор./51 Зака Подписноетета СССРрытийнаб., д. 4/5 ИИПИ Государственного коделам изобретений и о Москва, Ж, Раушска п 3035Производственно-полиграфическое предприятие роектяая,жг 3 1234 группы, синхронизирующие входы которых соединены с тактовым входом устройства, единичный выход первого триггера второй группы является первым информационным выходом группы информационных выходов устройства, каждый из которых соединен с входом одноименного триггера первой группы, единичные выходы первого и второго триггеров второй группы соединены с 1 О входами первого элемента ИЛИ группы, выход каждого 1 Го ( 1 рф 11 ф где Ь - число заданий) элемента ИЛИ группы соединен с первым входом1 15 (1 + 1)-го элемента ИЛИ-НЕ первой группы и с первым входом (+ 1)-го элемента ИЛИгруппы,вторые входы 1 -х элементов. ИЛИ группы, начиная сб второго, соединены с единичными выходами ( + 1)-х триггеров второй группы, , нулевые выходы триггеров второй группы, начиная с третьего, соединены с вторыми входами соответствующих элементов ИЛИ-НЕ первой группы, начиная .со второго, выходы которых соединеныс соответствующими информационнымивыходами устройства, группы выходовблока памяти соединены с входами одноименных элементов ИЛИ-НЕ второйгруппы, входы первого элемента ИЛИ-НЕвторой группы соединены с прямым выходом первого и с инверсным выходомвторого триггеров второй группы,о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействия,оно содержит группу регистров, причем выходы регистров группы соединены с группами,информационных входоводноименных блоков элементов И группы, вторые управляющие входы которыхсоединены с выходом одноименногоэлемента ИЛИ-НЕ второй группы, группа информационных выходов устройствасоединена с группой входов сбросаблока памяти.