Запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТ ИЧЕСНИХРЕСПУБЛИН 80118,4 С 1 1 с 1 1 ПИСАНИЕ ИЗОБРЕТЕН ТЕЛЬСТВ етск госуаю ственный комитет сссР ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЫТ К АВТОРСКОМУ СВ(54)(57) 1, ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО,содержащее регистр адреса слова, входы которого являются адресными входами первой группы устройства, а выходы соединены.с входами сумматора,регистр адреса начального бита, входы которого являются адресными входами второй группы устройства, а выходы подключены к входам управленияблока сдвига, информационные входь 1которого соединены с выходами соответствующих блоков памяти, а выходы подключены к регистру строки, вь 1 ходыкоторого являются информационнымивыходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, внего введены шифратор и блок коммутации адреса, входы первой группыкоторого соединены с выходами регистра адреса слова, входы второй группыподключены к выходам сумматора, входы третьей группы соединены с выходами шифратора, а выходы подключены квходам соответствующих блоков памятивходы шифратора соединены с выходамирегистра адреса начального бита,1184009 2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что шифратор содержит дешифратор и группу элементов ИЛИ, причем входы дешифратора являются входами шифратора, первый выход дешифратора является первым выходом шифратора и соединен с первым входом первого элемента ИЛИ группы, вторые входы элементов ИЛИ группы подключены к соответствующим выходам дешифратора, а выходы элементов ИЛИ являются соотВРтствующимивыходами шиф ратора иподключены кпервым входам соответствующих элементов ИЛИ группы. 1 Изобретение относится к цифровой вычислительной технике и может бытьиспользовано при построении системобработки информации.Целью изобретения является повышение быстродействия устройства.На Фиг. 1 представлена структурная схема запоминающего устройства;на Фиг. 2 - схема шифратора; наФиг, 3 - схема блока коммутации адреса,Запоминающее устройство (фиг, 1)содержит регистр 1 адреса слова, регистр 2 адреса начального бита сумматор 3, блоки 4 памяти, блок 5 сдвига, регистр 6 строки, шифратор 7,блок 8 коммутации адреса, адресныевходы первой 9 и второй 10 групп,информационные выходы 11.Шифратор 7 (фиг. 2) содержит дешифратор 12 и группу элементов ИЛИ 13,Блок 8 коммутации адреса (фиг, 3) содержит матрицу мультиплексоров 14, реализованных на инверторах 15, элементах И 16 и элементах ИЛИ 17.Устройство работает следующим обС К-разрядного регистра 1 ацреса слова (К=1 одв, где т - емкость блоЗО ков памяти) код адресапоступает одновременно на сумматор 3 и блок 8 коммутации адреса. Сумматор 3 добавляют к коду адреса слова единицу в младшем разряде, получая тем самым на выходе адрес + 1. С выхода регист- З 5 ра 2,адреса начального бита на вход 3. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок коммутации адреса содержит матрицу мультиплексоров, причем соответствующие информационные входы мультиплексоров объединены в каждом столбце матрицы и являются соответственно входами первой и второй групп блока, входы управления мультиплексоров объединены в каждой строке матрицы и являются входами третьей группы блока, а выходы мультиплексоров являются выходами блока. 2шифратора 7 поступает г -разрядныйкод адреса начального бита (г=1 о 8 и,где и - длина битовой строки), Наинформационные входы блока 8 коммутации адреса поступают адреса: д - свыхода регистра 1 адреса слова и+1 - с выхода сумматора 3". На управляющие входы блока 8 коммутации адреса поступает код от шифратора 7. Блок8 коммутации адреса пропускает адреса с регистра 1 адреса слова или сумматора 3 в зависимости от выходногокода шифратора 7. Выходной и-разрядный код шифратора 7 содержит столькоподряд идущих нулей, какое число записано в регистре адреса начальногобита 2, Таким образом, адреса битовстроки формируются в блоке 8 коммутации адреса независимо для каждогоблока 4 памяти, С выходов одноразрядных блоков 4 памяти строка битов поступает на информационные входы блока 5 сдвига. На управляющие входыблока 5 сдвига поступает параметрсдвигас выходов регистра адресаначального бита 2. Блок 5 сдвига осуществляет циклический сдвиг строкибитов влево на число разрядов, соответствующих адресу начального бита.С выхода блока 5 сдвига последовательность битов поступает на входырегистра 6 строки, На этом работаустройства заканчивается,Таким образом, по сравнению сизвестным устройством предлагаемоеустройство позволяет увеличить бь: -стродействие не менее,чем вдва раза.1184009 Составитель А. ИсаТехред С,Мигунова актор В. Иванова Тираж 583 НИИПИ Государственног по делам изобретений 035, Москва, Ж, Ра Подписноета СССРытийнаб., д, 4/5 т ека Проектная лиал аказ 6275 5