Буферное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9) (И) 15614 0 611 С 19(0 ОПИСАНИЕ ИЗОБРЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВЕНИЯ м и третьим ичем четверо блока соеодами накоГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) (57) 1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЛСТВО, содержащее накопитель, адресный блок и блок управления,причем первый вход и выход накопителяявляются информационными входом и выходом устройства, входы адресного блокасоединены с вторым и третьим входаминакопителя, а первый выход - с соответствующими входами блока управления, выходы которого и входы адресного блокаявляются соответственно управляющимивыходами и входами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит коммутатор, первый и второй входы которогосоединены соответственно с вторым и третьим выходами адресного блока, а первый и второи выходы - с вторывходами блока управления, пртый и пятый выходы адресногдинены с соответствующими вхпителя.2. Устройство по п. 1, отличающееся тем, что коммутатор содержит элемент И-НЕ, первый и второй элементы И, выходы кото.рых являются соответствующими выходами. коммутатора, первые входы соединены с выходом элемента И-НЕ, входы которого и вторые входы элементов И соединены соответственно с первым и вторым входами коммутатора,3. Устройство по п. 1, отличающееся тем, что адресный блок содержит дешифратор, счетчики, элементы задержки и элемент И, причем входы первого и второго элементов задержки являются входами блока, а выходы соединены с входами соответствующих счетчиков и являются вторым и третьим выходами блока, выходы первого и второго счетчиков соединены с входами соответствующих дешифраторов и входами элемента И, выход которого является первым выходом блока, а выходы первого и второго дешифратора - соответственно четвертым и пятым выходами блока.Изобретение относится к запоминающимустройствам,Цель изобретения - повышение быстродействия устройства,На чертеже приведена структурнаясхема устройства,Устройство содержит накопитель 1, адресный блок 2, коммутатор 3 и блок управления 4,Каждая из ячеек 5 накопителя 1 содержит клапаны записи 6, регистр 7 и клапаны чтения 8.Адресный блок содержит дешифраторыадресов записи 9 и чтения 10, счетчики адресов записи 11 и чтения 12, элементызадержки 13 и 14, а также элемент И 15.Коммутатор содержит элемент И-НЕ 16и элементы И 17 и 18.Блок управления содержит триггеры 19,22, 23 и элементы И 20 и 21.Предложенное устройство работаетследующим образом.В исходном состоянии все регистры накопителя 1 свободны. Триггер 19 находитсяв единичном состоянии и сигнал с егопрямого выхода устанавливает триггер 22в единичное состояние, на выходе 28 устройства появляется единичный сигнал, чтосоответствует разрешению записи.Содержимое счетчиков 11 и 12 равно нулю. Элемент И 15 вырабатывает сигнал совпадения, который через элемент И 21 устанавливает триггер 23 в нулевое состояние, при этом на выходе 29 устройства появляется нулевой сигнал, что соответствует запросу чтения. Таким образом, в исходном состоянии разрешена только запись данных в накопитель 1.При подаче управляющего сигнала записи на вход 24 устройства он поступает в накопитель 1 на один из входов всех клапанов записи б, данные с информационных входов 26 устройства также подаются в накопитель 1 на другие входы всех клапанов записи б.Так как содержимое счетчика 11 адреса записи равно нулю, то сигнал с нулевого выхода дешифратора 9 откроет клапаны записи б нулевой ячейки памяти и будет произведена запись слова данных в регистр 7 этой ячейки.Задержанный управляющий сигнал записи с выхода элемента задержки 13 увеличивает содержимое счетчика 11 на. единицу, т,е, формирует следующий адрес ,.1 гг заггиси данных. Этим же задержанным , ",гналом через элемент И 17 коммутатора 3с 1 анавливает в нулевое состояние тригр9, сигнал с инверсного выхода которо,ттацовггт в единичное состояние триг: г, снимая сигнал запрета чтения. Таким образом, чтение данных из накопителя 1 возможно только в том случае, если произошла запись в него хотя бы одного слова,Работа устройства при чтении данныханалогична рассмотренной выше. При этомгп-й адрес чтения формируется в счетчике12 и через дешифратор 10 передается в накопитель 1, где происходит открытие клапанов чтения . 8 гп-ой ячейки памяти 5.10 Данные снимаются с выхода 27 устройства.При чтении данных триггер 19 через элемент И 18 коммутатора 3 устанавливаетсяв единичное состояние и снимает сигналзапрета записи, если он установлен.При одновременном поступлении сигналов записи и чтения на управляющие входы 24 и 25 устройства соответственно производится одновременно запись данных по1 му адресу и чтение данных по гп-муадресу. Задержанные сигналы с элемен 20 тов задержки 13 и 14 формируют следующие вдреса в счетчиках 11 и 12, а такжеодновременно поступают на входы элемента И - НЕ 16 коммутатора, сигнал с выходакоторого закроет элементы И 17 и 18. В результате этого никаких изменений в состоянии блока управления 4 не происходити на выходах 28 и 29 устройства остаютсясигналы разрешения и записи и чтения.В устройстве вырабатываются сигналызапрета записи данных в полностью занязО тый накопитель 1, а также запрета чтенияданных из пустого накопителя 1. В этихслучаях содержимое счетчиков 11 и 12равно между собой, что приводит к срабатыванию элемента И 15, сигнал с выходакоторого через элементы И 20 или 21 приЗ 5 водит к установке в нулевое состояние триггеров 22 или 23, что соответствует сигналам запрета записи или чтения.Например, происходит запись данныхв накопитель 1 до полного его заполнения,4 О причем чтение данных не производится. Вэтом случае после записи последнего словаданных в накопитель 1 сигнал, задержанный элементом задержки 13, вызывает переполнение (обнуление) счетчика 11, а таккак содержимое счетчика 12 также равно45 нулю, то срабатывает элемент И 15, сигналс выхода которого через элемент И 20устанавливает в нулевое состояние триггер 22, тем самым вырабатывая сигнал запрета записи данных в накопитель.Аналогичным образом происходит выработка сигнала запрета чтения данных изпустого накопителя.Таким образом, в устройстве достигается повышение быстродействия за счетодновременного выполнения операций запи 55 си по 1-му адресу и чтения по гп-му адресу,что позволяет увеличить быстродействиевычислительных машин и систем.ляев гова Составитель Л. Г Техред И. Верес Тираж 584 арственного комит зобретений и оз- 35, Раушская э, г. Ужгород, уРедактор В. КовтунЗаказ 3 83/49ВНИИПИ Госудпо делам и113035, Москва, Жфилиал ППП Патен Корректор ОПодписноеета СССРрытийна 6., д. 4/5Проектная, 4