Постоянное запоминающее устройство

(19) Ш) 3 Ш б 11 С 2900 ПИСАНИЕ ИЗОБРЕТЕН СВИДЕТЕЛЬСТВУ ВТОРСК ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) 1. Авторское свидетельство СССР341062, кл. б 11 С 29/00, 1979.2, Авторское свидетельство СССР987680, кл. б 11 С 29/00, 1981.3. Брик Е. А. Постоянные запоминающиеустройства цифровых машин. Л., Энергия,1969, с. 42, рис. 26 (прототип).(54) (57) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЛСТВО, содержащее диодный матричный накопитель с парафазными выходами информационных разрядов и разряда контроля четности, дешифратор выбора строки, выходы которого соединены с входами диодного матричного накопителя, а входы являются входами устройства, элемент сложения по модулю два и ограничительные элементы, через которые каждый выход диод- ного матричного накопителя соединен с шиной питания, отличающееся тем, что, с целью повышения надежности устройства путем исправления одиночных ошибок, в каждый разряд накопителя введены два ограничительных элемента на диодах, два нагрузочных элемента и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и в каждый информационный разряд - элемент ЭКВИВАЛЕНТНОСТЬ и элемент И, причем в каждом разряде парафазные выходы накопителя соединены с анодами диодов, катоды которых через нагрузочные элементы соединены с шиной нулевого потенциала, в каждом информационном разряде входы элемента ЭКВИВАЛЕНТНОСТЬ соединены с катодами диодов, а его выход - с первым входом элемента И, второй вход которого соединен с выходом элемента сложения по модулю два, а выход - с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом элемента ЭКВИВАЛЕНТ- в НОСТЬ и с входом элемента сложения по модулю два, а его выход является выходом устройства, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ разряда контроля четности соединены С с катодами диодов, соответствующих данному разряду, его второй вход соединен с входом элемента сложения по модулю два, а выход - с управляющим входом элемента сложения по модулю два.0 О 30 35 50 Изобретение относится к вы целительной те(цике и может быть использовацо при пос- ТРОЕ Н 1 И ЦОЕ ГО 5 Ц 1 ЫХ 3 с 1 ПОМИ а Ю 1 ЕИ Х УС". ройств.ИЗВС(тцы пйст 05 ццыс заноминаГОшие метросВсПЗУ) мя Гр 1 Ого типа с к(нтролеи и испраьлснцсм информации нри считывании 11 1 Р1 Сдогг 3 КОМ ТсКИХ 1 ЗУ 5 ВЛЯЕТС 5 ТО, ЧТО и-;)азря;Ецый 1 акопите,ь солс)жРг (ролиЫх рязря 03, причем ( всегда больше единицы. Это приводит к увеличению обору- Д(Нс 1 НИЯ Цс 1 КОПИТСЛ 51 И ЧИСЛа ЭЛСЪЕНТОВ Э,ГСКТ- роццого (Гбрамлсция усилителей считывания, элсмсгоконтроля и т, д. Кроме того, сци. жастся быстродействие ПЗУ за счст увели. СНИ 51 ВРСМСН ЦРОХОЖЛСНс 51 СИГЦала, ПО.У:сценго ца выхо;Ес накопителя, через э.е мецть Схем испраВ.сция ОПиоок.11 аиОО; сс (лзк 1 м пОехнич(.ской су 1. Гюсти и достигСому эффекту к предлага и О )3 у я е: 51 с Гс 51 устройстВО, с Оде р ж а и .е с ,еиодцый матричный накопитель с нарафязцыми выходами ишрормяциоцных разр 5 дов 1 РВЗ РЯ,Е 3 КОНТРО,5 ГСТ 10 СТГ, ЛЕШ ИфРсТОР 3 ыбора строки, В хое которого соединены С ходМИ ЛИОДЦОГО ХсТРР 1 НОГО Нс 3 КОН Р 1 ТСЛ 51, а ВХОЛЫ ЯВЛЯК)тСЯ ХОЛВИИ УСТРОСТВс, ЭЛЕ- мсцт сложенР 5 ПО О,еуск) дВа и ОГраниГиСлн е эгеты, чстез кото,)ыс ка)кдый ыХо310 ЛОГО сТРсГОГО ПЯКОПТОЛ Со(Дццсч с шиной питания 3.11(ЛОЕТ с Кс)М ИЗ(.СТНОГО уетр(ЙСТ)а явсяетс 53 то, что олиночцыс ошибки в нем не исНр 3,яЮТЕ 5. Д,51 ИХ ИСцрс 1;СИ 51 В цаКОГИс,1 с цсооход 10 гре,) смОтрсть К дОГОлни(ЛЬНЬХ рсЗряЛОВГр 3 СГ К 1. ИСПраЛЕ пе ошибок е примепснием ко.о ХсмминГа эт(3 с,ссс 3;)ВО;еит исг 1 ец 110 Обо)у- ЛО 3 с 1 ЦЯ Ц с КОПИТ(сеЯ 3 ИСГ 3 с ЭЛС)Е НТОЕ 3 133 С- ,0 ой части э,скгпонцого Оор;3),ения 11 З,У. За счет ВсдеГия Лополнитсльцых усилите- ,1 СИ С:ТЫ с 1 НИ 1, ЭГЕМСЕГО КОГ РОЛ 51 РГЕЦРсБГЕ 11 Я СЧИТс 1 НЦОИ ИцфОРМВГЕИИ УХЕНЬЕЦ 2- стся эффективность применения коррекции.11 е.ь изобретения новыпение цад(жцости усроста уте 1 исправления олиноч ых опбок.11 ОСаЛСГПся (ХЬ Лостцгаетея ТСИ, в постоянном запомицакпцсм устройстве, содержаНем лиодцый матричный цакоци- ТЕЛЬ Е ПаРЯфаЗЦЫМИ ВЫХОДсх ИНфОРМаЦИ- онцых разрядов и разряда контроля .етности, дешифратор выоора с)роки, зыходы которого сослинсцы с входами диодного матричного накопителя, а входы являотея входами устроистВа, элсмсРГ Сложсни 51 ПО ходуг 10 двя и ограцичигельнлые элементы, через которые ка)кдый выход лиодцого матричного цякопигсля соединен с Пипой питания, в каждый разряд накопителя введены два ог- Рс 1 НИЧИТЕГЬсГЫХ ЭГЕМ(.НТЯ На ДИОДНВХЕвс 3 цягрузочцьх элемента и элемент ИСКЛЮЧА 10 ШЕЕ ИЛИ и в каждый информационный разряд - элемент ЭКВИВАЛЕНТНОСТЬ и элемент И, причем в каждом разряде парафазн ые выходы накопителя соединены с анодами диодов, катоды которых через нагрузочные элементы соединены с шиной нулевого потенциала, в каждом информационном разряде входы элемента ЭКВИВАЛЕНТНОСТЕ) соединены с катодами диодов, а его выход - с первым входом элемента И, второй вход которого соединен с выходом элемента сложения по модулю два, а выход - с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом элемента ЭКВИВАЛЕНТНОСТЬ и с входом элемента сложения по модулю два, а его выход является выходом устройства, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ разряда контроля четности соединены с катодами диодов, соответствуюШих данному разряду, его второй вход соединен с входом элемента сложения по модулю два, а выходс управляюшим входом элемента сложения по модулю два,На чертеже изооражена схема предложенцого устройства.Постоянное запоминающее устройство содержит дешифратор 1 выбора строки, диодный матричный накопитель 2, состоящий из столбцов 3, строк 4, информационных разрядов 5, контрольного разряда 6, информационных диодов 7 и плавких перемычек 8, ограничительные элементы 9, ограничительные элементы на диодах О, цагруочные элементы 11, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элементы И3, элементы ЭКВИВАЛЕНТНОСТЬ 14 и элемент 15 сложения по модулю лва.Устройство работает следующим образом.Запись информации в диодный матричный накопитель осуществляется до установки в постоянное запоминаюшее устройство цережиганием плавких перемычек.Считывание информации происходит следующим образом. Дешифратор 1 выбора строки в соответствии с заданным адресом формирует низкий потенциал на выбранной строке 4. При этом на нагрузочных элементах 11 в каждом разряде устанавливаются низкие и высокие потенциалы в соответствии с записанной в накопитель 2 информацией, я на выходах элементов ЭКВИ ВАЛЕ НТНОСТЬ 14 и И 13 устанавливается низкий потенциал. Считанная из накопителя информация может быть записана в регистр числа ПЗУ РГе показан) с выхода элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12 по окончании переходных процессов в элементах 5 сложения по модулю два, ЭКВИВАЛЕНТНОСТЬ 14, И3 и ИСКЛЮЧАЮЩЕЕ ИЛИ 12.Если в каком-нибудь разряде имеется отказ, например короткое замыкание столбцов 3, обрыв диода 7 или плавкой перемыч1101896 Составитель А. Д,срюгин Редактор В. Петраш Техред И. Верес Корректор 1. Пилипенко Заказ 4685/36 Тираж 575 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1 3035, Москва, Ж - 35, Раушская наб., д. 4/5 Филиал ППП Патент, г. Ужгород, ул. Г 1 роектная, 4ки 8, то иа нагрузочных элементах 11 этого разряда будут одинаковые потенциалы, а на выходе элемента ЭКВИВАЛЕТНОСТЬ 14 соответствующего разряда установится высокий потенциал. При этом, если результат сложения по модулю два информационной части считанного слова не совпадает с информацией в контрольном разряде 6, то на выходе элемента 15 сложения по модулю два и на выходе элемента И 13 неисправного разряда установится высокий потенциал, В этом случае элемент ИСКЛЮЧАЮ 1 ЦЕЕ ИЛИ 2 неисправного разряда изменит информацию на инверсную. Если отказ не приводит к ошибке, то на выходе элемента 15 сложения по модулю два будет низкий потенциал и изменения информации на инверсную элементом ИСКЛЮЧАЮ 1 ЦЕЕ ИЛИ 12 не произойдет. Таким образом в устройстве исправляются одиночные ошибки.Информация о четности считанного слова может быть получена непосредственно с нагрузочного элемента 11 контрольного разряда 6, а с выхода элементов ЭКВИВАЛЕНТНОСТЬ 14 может быть получена информация о количестве отказов в считанном слове.5 Технико-экономическое преимуществопредлагаемого постоянного запоминающего устройства заключается в возможности построения схемы контроля и исправления одиночных ошибок с меньцдим числом дополнительных разрядов в накопителе при сокращении электронного оборудования в числовой части ПЗУ. Так, например, сравнение с коррекцией по Хеммингу показывает, что для 16-разрядных чисел информационная избыточность у предлагаемого варианта накопителя ПЗУ составляет 6 о/ а у известного 25". Количество интегральных схем серии 133 для предлагаемого варианта равно 5.а для известного 21. Кроме того, в ПЗУ с коррекцией по Хеммингу время считывания больше, чем в предлагаемом ПЗУ, на время задержки в двух логических элементах.