Преобразователь кода

СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН АЭТЕЛЬ КОДА по т л и ч а юс целью повыисключения лож(54).(57) ПРГОВРИО авт.св. В 965001, щ и й с я тем, чт щения точности пут ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И 07 НРЬГТ)Ю(прототип). ных ошибок, вызванных вставками при Аормировании кода НДВ-п на передаче, введены триггер, и последовательно соединенные дополнительный элемент ИЛИ, дополнительный элемент задержки, инвертор и элемент И, при этом выходы анализатора чередования полярностей сигнала подключены ко входам дополнительного элемента ИЛИ, выход дешиюратора подключен к одному из входов триггера, к другому входу которого подключен выход дополнительного элемента задержки, а выход триггера подключен к другому входу. элемента ИйИзобретение относится к технике связи и может быть использовано для декодирования сигналов, передаваемых по линейным трактам цифровых систем передачи в кодах высокой плотности.По.основному авт.св. У 965001, из.вестен преобразователь кода, содержащий блок разделения полярностей, выходы которого подключены к входам анализатора чередования полярностей 10 сигнала, элемент ИЛИ, элемент задержки, 11 -разрядный регистр сдвига, выходы П) .разрядов которого подключены к входам дешифратора, при , этом выход., блока разделения полярностей через элемент,ИЛИ подключен к входу 11 -разрядного регистра сдвига, выход анализатора чередования полярностей сигнала через определи-, тель чередования нарушения полярностей сигнала, подключен к соответ" атвующему входу дешифратора, выход которого через элемент задержки подключен к входам установки нуля соответствующих разрядов И -разрядного регистра сдвига 111.Недостатком известного преобразователя кода является низкая точ-.ность определения ошибок.Цель изобретения - повышение точ- ЗОности путем исключения ложных ошибок, вызванных вставками при формировании кода НДВ на передаче.Поставленная цель достигается темчто в преобразователь кода, содержащий блок разделения полярностей,35выходы которого подключены к входаманализатора чередования полярностей 1 сигнала, элемент ИЛИ, элемент задержки, О -разрядный, регистр сдви-. га, выходи 1-1) разрядов которого 40 . подключены к входам дешифратора, при этом выход. блока разделения полярностей через элемент ИЛИ подключен ко входу 11 -разрядного регистра сдвига, выход: анализатора чередованияполярностей сигнала через определитель чередования нарушения полярностей сигнала подключен к соответствующему входу дешифратора, выход которого через элемент задержки под-. 50клвчен к входам установка нуля соот;ветствующих разрядов 11 -разрядного регистра сдвига, введены триггер,. и последовательно соединенные дополнительный элемент ИЛИ, дополнительный элемент задержки, инвертор и элемент И, при этом выходы анализатора чередования полярностей сигнала подключены к входам дополнительного эле-мента ИЛИ, выход делиратора подключен к одному из входов триггера, кдругому входу которого подключен выход дополнительного элемента задержки, а выход триггера подключен кЬдругому входу элемента И,На чертеже изображена структурная схема предлагаемого преобразователя кода,Преобразователь кода содержитблок 1 разделения полярностей, элемент ИЛИ 2, дополнительно элементИЛИ 3, д -разрядный регистр 4 сдвига, дешифратор 5., анализатор 6 чередования полярностей сигнала, определитель 7 чередования нарушенияполярностей сигнала, элемент 8 задержки и селектор 9 ошибок, приэтом в состав анализатора 6 чередования полярностей сигнала входяттриггер 1 О и элементы И 11 и 12,в состав определителя 7 чередованиянарушения полярностей сигнала входяттриггер 13, элементы И 14 и 15 иэлемент ИЛИ 16, а в состав селектора 9 ошибок входят триггер 17, например 11 -триггер, дополнительныйэлемент. 18 задержки, инвертор 19 иэлемент И 20,Преобразователь работает следующим образом.Трехуровневый сигнал (+1, О, -1)поступающий на вход блока 1 разделения полярностей, преобразуетсяв две последовательности импульсовсоответствующие положительным и отрицательным импульсам входной пос,ледовательности. Анализатор 6 чередования полярностей сигнала формирует один (и) импульс на соответствующем выходе при поступлениидвух( И+1) импульсов одной полярности на соответствующем входе. Первый импульс переводит триггер 10 в,соответствующее состояние, открывая,например элемент И 11, через который проходит второй и последующиеимпульсы, На выходе элемента ИЛИ 2формируются импульсы соответствующие нарушениям биполярности сигнала.Определитель чередования нарушения полярностей сигнала, 0 -разрядный регистр 4 сдвига, дешифратор 5 иэлемент 8 задержки представляют собой узел обнаружения вставки, Вставка определяется по совпадению фактадешифрации комбинации вставки и наличия чередования знака импульсовЗаказ 920/58 Тираж 677 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж Раунская наб., д, 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная,нарушения биполярности, т.е. импульсов У вставок. Так как сами по себе, импульсы во вставках чередуются по знаку, то определитель 7 чередования нарушения полярностей сигнала запоминает знак предыдущей вставки. Прн поступлении импульса по первому входу определителя 7 чередования нарушения полярностей сигнала срабатывает триггер 13 и открывает элемент И 14, который пропускает импульс, поступивший по другому входу, т.е. другого знака, Таким образом, на выходе элемента И 14 будут импульсы если на выходе определителя чередования нарушения полярностей сигнала 7 знаки нарушений чередуются при этом разрешается дешифрация вставки. Если при й -разрядном регистре 4 сдвига имеется комбинация Ч 0 0 Х 1где 1 -безразличное состояние), то на выходе дешифратора 5 регистрируется сигнал наличия вставки, который поступает на вход селектора 9 ошибки и на элемент 8 задержки. Элемент 8 задержки описывает вставку в 0 -разрядный 4 регистр сдвига, чем , одновременно осуществляется преобразование кода МВ -3 в исходную последовательность, т.е, декодирование30 кода. Элемент 8 задержки необходим для устранения состязаний комбинация дешифрнруемая в дешифраторе 5 должна сбросить 11 -разрядным регистр4 сдвига). Элемент 8 задержки запомицает,факт наличия вставки, которая списывается в, 11 -разрядный регистр 4 сдвига в следующем такте, т.е. после продвижения на один такт, чем устраняются состязания. На селектор 9 ошибки поступают сигналы нарушения биполярности с выхода элемента ИЛИ 3, которые регистрируются как сигналы ошибки, если из них исключить сигналы вставки (так как вставки .также формируют сигнал нарушения биполяр ности, но ошибками не являются). За пФет импульсов нарушения биполярности сигналами вставки осуществляетсяселектором 9 ошибки, Так как импульсы вставки формируются с задержкойпо отношению к импульсам нарушениябиполярности, последние задерживаются элементом задержкй 18. Импульсывставки переводят 0 -триггер 17 всостояние единицы, закрывая элементИ 20. Теперь ближайший (отрицатель.ный ) импульс нарушения биполярности,задержанный элементом 18 задержки,и инвертированный инвертором 19,т.е. положительный импульс не пройдет через элемент И 20, а лишь опрокинет П -триггер 17 задним фронтомт.е. ошибка, вызванная нарушениембиполярности от вставки регистрироваться не будет. При отсутствии вставки элемент И 20, открыт, и ошибки,вызванные нарушением биполярности,проходят через элемент И 20. Такимобразом, устройство регистрируетошибки,вызванные нарушением биполярности (выход ИЛИ 3), т,е. двумяи более импульсами одного знака, изкоторых исключаются нарушения биполярности, вызванные вставками,Технико-экономический эффект устройства состоит в повышении точнос ти, так как ошибки, приводящие к комбинациям вставок, отличаются в уст 1 ройстве от .истинных. вставок, нехарактеризующих собой ошибку в канале, Кроме того, в предложенном устройстве отсутствует.размножение ошибок за счет дешифрации и устранения ложных вставок, так как вставки определяются с больней достовернбстью за счет учета чередования их знака.Одновременно предложенное устройство расширяет возможности известных устройств, совмещая функции обнаружения ошибок с .преобразованиЕм кода при использовании одних и тех же элементов.